JP3788552B2 - 分割ゲートフラッシュメモリーセル構造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、フラッシュメモリーセル構造に関する。さらに詳しくは、この発明は、浮遊ゲートと制御ゲートとの間に鋭角（シャープ）のコーナーを有し、該鋭角のコーナーがチャネル領域の外側に形成されている分割ゲートフラッシュメモリーセルに関するものである。
【０００２】
【従来の技術】
コンベンショナルのフラッシュメモリーは、電気的に消去可能で、プログラム可能な読み取り専門メモリー（ＥＥＰＲＯＭという）のタイプのものである。一般に、ＥＥＰＲＯＭセルは、二つのゲートを有する。浮遊ゲートとして知られている、これらゲートの一方は、ポリシリコンから作られ、電荷蓄積に使用される。制御ゲートとして知られている第２のゲートは、データの入力と出力とをコントロールするために使用される。上記の浮遊ゲートは、制御ゲートの下側に位置し、外部の回路と接続していないので、概ね浮遊状態にある。制御ゲートは、ワードラインに配線されているのが通常である。フラッシュメモリーの特徴の一つは、ブロック・バイ・ブロックメモリー消去に対するキャパシティである。さらに、メモリー消去の速度は、早く、通常では、メモリーの全ブロックを完全に除去するのに１〜２秒しかかからない。殆どの他のＥＥＰＲＯＭについては、メモリー消去は、そのビト・バイ・ビットオペレーションにより数分でできる。フラッシュメモリーに関する論文は、数多く、それらの一つは、改良されたフラッシュメモリー構造を作るもので、例えば、米国特許第５，０４５，４８８号に記載されている。
【０００３】
図１は、米国特許第５，０４５，４８８号によるフラッシュメメオリーセル構造を示す断面図である。図１に示すように、第１のゲート１１と第２のゲート１２は、半導体基板１０の上に形成されている。第１と第２のゲートは、例えば、ポリシリコン層である。第１のゲート１１と第２のゲート１２との間には、絶縁層１３がある。第１のゲート１１、絶縁層１３及び第２のゲート１２は、共にスタックされたゲート構造１４を構成する。スタックされたゲート構造１４の両側それぞれには、基板１０内にイオンドープされた領域、即ち、ソース領域１５とドレイン領域１５とが存在している。このタイプのフラッシュメモリーセルの特徴は、スタックされたゲート１４の分割ゲート構成である点である。換言すると、第１のゲート１１と第２のゲート１２とは、基板１０の上面にそって水平に分布されている。第１のゲート１１と第２のゲート１２との中央部分の一部のみがオーバーラップしていて、一方が他方の上に垂直方向に重ねられた状態になっている。さらに、第１のゲート１１は、鋭角のコーナー１７を有し、高い電場を作り、フラッシュメモリーに早い消去能力を与えるものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、前記した鋭角のコーナー１７は、チャネル領域内に位置している。フラッシュメモリーセルを繰り返して使用する場合、数多くのサイクルの後、前記コーナー領域まわりの酸化誘電層に電子がトラップ（束縛）される。トラップされる電子の量は、反復されるチャージ／ディスチャージサイクルの回数に基づく。このようなトラップされた電子は、第１のゲートと第２のゲートとの間にあるから、デバイスの導電性に影響する。例えば、それらの作用の一つは、デバイスのスレショールド電圧を増加させ、チャネル電流を低下させてしまう。電気特性における、このようなドリフトデバイスのオペレーションを損ねてしまう。
【０００５】
前記したことにより、フラッシュメモリーセル構造を改善する要がある。
【０００６】
【課題を解決するための手段】
したがって、本発明は、分割ゲートフラッシュメモリーセル構造であり、そのゲートがチャネル領域から離れて形成された鋭角（シャープ）のコーナーをもつものであるものを提供することを目的にする。かくして、チャネル領域に近接した鋭角のコーナーによって惹起される問題を除き、これによって、コンベンショナルの製造方法における電気ドリフトを防ぐ。
【０００７】
これらの、そして、他の利点を達成し、ここに具体化され、広く記載されたような発明の目的にしたがって、発明は、以下の構成の分割ゲートフラッシュメモリーセル構造を提供する：半導体基板であって、その上に形成されたゲート酸化層を有するもの；断面が二つのコーナーを有し、これらコーナーの一方が鋭角のコーナーになっている前記ゲート酸化層を覆う第１のゲート；前記第１のゲートの上位にあって、前記鋭角のコーナーの上位に位置するレンズ形状の断面を有する絶縁誘電層；前記第１のゲートを囲む、前記絶縁層を覆う第２のゲート；前記鋭角のコーナーの下位にあって、前記基板内の第１のドープされた領域；前記第１のゲートの他方の側面にあって、前記第１のドープされた領域と対向している第２のドープされた領域であり、前記第１のゲートから距離をもって分離されている第２のドープされた領域；及び前記第１のドープされた領域と前記第２のドープされた領域との間のチャネル領域。この発明の鋭角のコーナーは、半導体基板の上で、チャネル領域の外に位置する。
【０００８】
前記の上位概念の記述と以下の詳細な記述との両者は、例示であって、請求された発明の説明を補うためのものであることを理解されたい。
【０００９】
【発明の実施の形態】
発明の現に好ましい実施例について詳細に言及するもので、実施例の例は、添付の図面に図解されている。可能な限り、図面と記述には、同じ又は類似のパーツに同じ符号が付されている。
【００１０】
本発明は、改良された分割ゲートフラッシュメモリーセル構造を提供する。このメモリーセルは、メモリー消去操作をスピードアップするために浮遊ゲートと制御（コントロール）ゲートとの間に鋭角（シャープ）のコーナーを有する。鋭い（シャープ）コーナーは、バイアス電圧が制御ゲートに印加されたとき、鋭角のコーナーが高い電場を作ることで、メモリー消去能を増加できる。高い電場により、電子は、浮遊ゲートから制御ゲートへ素早く前記ギャップを横切る。さらに、この発明の鋭角のコーナーは、前記チャネルから離れて、半導体基板の上の領域に形成される。前記鋭いコーナーは、チャネル領域の上に位置しないから、例えば、電気チャージのトラッピングによるスレショールド電圧の変化のようなデバイスにおける電気特性のドリフティングを除くことができる。
【００１１】
図２から図８は、この発明の一つの好ましい実施例による、分割ゲートフラッシュメモリーセル構造体の製造における製造工程の過程を示す断面図である。まず最初に、図２に示すように、半導体基板２０を準備する。ついで基板２０の上に厚さが１００Åから２５０Åのゲート酸化層２１が形成される。つぎに、ゲート酸化層２１の上に第１の電導層を形成する。ついで第１の電導層をパターニングして第１のゲート２２を形成する。第１のゲート２２は、浮遊ゲートとして機能する。第１のゲート２２は、ポリシリコン層であり、厚みが１０００Åから２０００Åのものであることが好ましい。
【００１２】
つぎに、図３に示すように、第１の絶縁誘電層２３で第１のゲート２２を覆う。第１の絶縁誘電層２３は、シリコン窒化物層(Si3N4）でよく、その好ましい厚さは、１０００Åから２０００Åの間である。
【００１３】
つぎに、図４に示すように、第１のゲート２２の上の第１の絶縁誘電層２３の部分の上にフォトレジスト層２４を形成する。次の工程では、フォトレジスト層２４をマスクとして使用して、第１の絶縁誘電層２３の一部をエッチングして、露出した第１のゲート２２の側壁にスペーサー２５を形成する。このスペーサー２５の幅は、０．１μｍから０．２μｍの間にすべきである。スペーサー２５は、好ましくは、前記第１の絶縁誘電層２３と同じマテリアルであるシリコン窒化物層である。
【００１４】
つぎに、図５に示すように、スペーサー２５、第１のゲート２２及び第１の絶縁誘電層２３をマスクとして用いて、イオンドーピング操作を行う。ドーピング操作においては、約５０Ｋｅｖから８０ＫｅＶのエネルギーレベルと約１Ｅ１５から５Ｅ１５のドーセージレベルを有する燐イオンを半導体基板２０の露出した第１のゲート２２の一方の側面にインプラントし、これによって第１のドープされた領域２６を形成する。その後、フォトレジスト層２４を除去する。
【００１５】
つぎに、図６に示すように、熱酸化を行って、露出した第１のゲー２２に断面がレンズ形状の酸化層２７を形成する。酸化層２７は、中間セクションが厚く、周辺セクションが薄い。中間セクションの厚さは、約１０００Åから２０００Åの厚みが好ましく、周辺セクションは、約２００Åから４００Åの厚みが好ましい。スペーサー２５と第１の絶縁誘電層２３の両者は、シリコン窒化物層である。酸化層は、シリコン窒化物の酸化によっては形成できないから、それがポリシリコン層であることのみにより、第１のゲート２２の上に形成されることができる。したがって、シャープなコーナー３３は、第１のゲート２２に形成される。さらに、熱酸化処理により発生の熱により、イオンが拡散され、そこで、第１のドープされた領域２６は、僅か拡がる。さらに、ゲート酸化層２１もまた図６において分かるように、熱酸化処理を通して厚く成長する。
【００１６】
つぎに、図７に示すように、燐酸（Ｈ3 ＰＯ4 ）を用いて、第１の
絶縁誘電層２３を除去する。その後、砒素イオンを第１のドープされた領域２６に対向する第１のゲート２２の他方の側面における半導体基板２０にインプラントして、第２のドープされた領域２９を形成する。インプイラントされた砒素イオンは、エネルギーレベルが約４０ＫｅＶから１００ＫｅＶであり、ドーセージレベルが約１Ｅ１５から５Ｅ１５である。第２のドープされた領域２９を隣接する構造体を形成する代わりに、第１のゲートから距離をおいて分離させる。第１のドープされた領域２６と第２のドープされた領域２９との間には、チャネル領域３２（ダッシュラインで図示）が介在する。ついで、第２の熱酸化を行って、半導体基板２０、第１のゲート２２及びレンズ形状の酸化層２７の上に、厚さが１５０Åから３００Åの第２の誘電層２８を形成する。
【００１７】
つぎに、図８に示すように、前記したレンズ形状の酸化層２７及び第２の誘電層２８により、中間ゲート誘電層３０を構成する。第２の電導層がゲート層３０の上に形成され、ついで、それをパターニングして、厚さが１５００Åから３０００Åの第２のゲート３１を形成する。第２のゲート３１は、フラッシュメモリーにおける制御ゲートとして機能するポリシリコン層である。かくて、この発明のフラッシュメモリー構造体が最終的に完成する。シャープなコーナー３３は、チャネル領域３２のすぐ上に位置していないことに注目すべきである。
【００１８】
まとめると、この発明の分割ゲートフラッシュメモリーセル構造体は、コンベンショナル構造体に上回るいくつかの利点を有するもので、即ち： （１）メモリーセルは、浮遊ゲート（第１のゲート）と制御ゲート（第２のゲート３１）の間にシャープなコーナー３３を有して、メモリー消去操作のスピードアップが図れる。シャープなコーナーは、メモリー消去を向上することができ、これは、バイアス電圧が制御ゲートに印加されたとき、シャープなコーナーが非常に高い電場を作るからである。高い電場により、電子は、浮遊ゲートから制御ゲートへ素早くギャップを横切る。
【００１９】
（２）この発明のシャープなコーナー３３は、チャネルから離れた半導体基板の上の領域に形成される。シャープなコーナーは、チャネル領域３２の直上にじかに位置していないから、電気チャージのトラッピングによるスレショールド電圧変化などのデバイスにおける電気特性のドリフティングを除くことができる。
【００２０】
当業者にとって、種々のモディフィケーションと変形を発明の範囲またはスピリットから逸脱することなしに本発明の構造体に行うことができることは明らかなことである。前記の観点から、本発明は、請求の範囲と、それらと均等のものに包含される発明のモディフィケーションとバリエーションをカバーするものである。
【図面の簡単な説明】
添付の図面は、発明をさらに理解されるために含まれるもので、この明細書の一部に組み入れられ、それを構成するものである。図面は、発明の実施例を図解し、説明と共になって、発明のプリンシプルを説明するものである。
【図１】コンベンショナルのフラッシュメモリーセル構造体を示す断面図である。
【図２】この発明の一つの好ましい実施例による分割ゲートフラッシュメモリーセル構造体を作る製造工程の過程を示す断面図である。
【図３】この発明の一つの好ましい実施例による分割ゲートフラッシュメモリーセル構造体を作る製造工程の過程を示す断面図である。
【図４】この発明の一つの好ましい実施例による分割ゲートフラッシュメモリーセル構造体を作る製造工程の過程を示す断面図である。
【図５】この発明の一つの好ましい実施例による分割ゲートフラッシュメモリーセル構造体を作る製造工程の過程を示す断面図である。
【図６】この発明の一つの好ましい実施例による分割ゲートフラッシュメモリーセル構造体を作る製造工程の過程を示す断面図である。
【図７】この発明の一つの好ましい実施例による分割ゲートフラッシュメモリーセル構造体を作る製造工程の過程を示す断面図である。
【図８】この発明の一つの好ましい実施例による分割ゲートフラッシュメモリーセル構造体を作る製造工程の過程を示す断面図である。
【発明の属する技術分野】
この発明は、フラッシュメモリーセル構造に関する。さらに詳しくは、この発明は、浮遊ゲートと制御ゲートとの間に鋭角（シャープ）のコーナーを有し、該鋭角のコーナーがチャネル領域の外側に形成されている分割ゲートフラッシュメモリーセルに関するものである。
【０００２】
【従来の技術】
コンベンショナルのフラッシュメモリーは、電気的に消去可能で、プログラム可能な読み取り専門メモリー（ＥＥＰＲＯＭという）のタイプのものである。一般に、ＥＥＰＲＯＭセルは、二つのゲートを有する。浮遊ゲートとして知られている、これらゲートの一方は、ポリシリコンから作られ、電荷蓄積に使用される。制御ゲートとして知られている第２のゲートは、データの入力と出力とをコントロールするために使用される。上記の浮遊ゲートは、制御ゲートの下側に位置し、外部の回路と接続していないので、概ね浮遊状態にある。制御ゲートは、ワードラインに配線されているのが通常である。フラッシュメモリーの特徴の一つは、ブロック・バイ・ブロックメモリー消去に対するキャパシティである。さらに、メモリー消去の速度は、早く、通常では、メモリーの全ブロックを完全に除去するのに１〜２秒しかかからない。殆どの他のＥＥＰＲＯＭについては、メモリー消去は、そのビト・バイ・ビットオペレーションにより数分でできる。フラッシュメモリーに関する論文は、数多く、それらの一つは、改良されたフラッシュメモリー構造を作るもので、例えば、米国特許第５，０４５，４８８号に記載されている。
【０００３】
図１は、米国特許第５，０４５，４８８号によるフラッシュメメオリーセル構造を示す断面図である。図１に示すように、第１のゲート１１と第２のゲート１２は、半導体基板１０の上に形成されている。第１と第２のゲートは、例えば、ポリシリコン層である。第１のゲート１１と第２のゲート１２との間には、絶縁層１３がある。第１のゲート１１、絶縁層１３及び第２のゲート１２は、共にスタックされたゲート構造１４を構成する。スタックされたゲート構造１４の両側それぞれには、基板１０内にイオンドープされた領域、即ち、ソース領域１５とドレイン領域１５とが存在している。このタイプのフラッシュメモリーセルの特徴は、スタックされたゲート１４の分割ゲート構成である点である。換言すると、第１のゲート１１と第２のゲート１２とは、基板１０の上面にそって水平に分布されている。第１のゲート１１と第２のゲート１２との中央部分の一部のみがオーバーラップしていて、一方が他方の上に垂直方向に重ねられた状態になっている。さらに、第１のゲート１１は、鋭角のコーナー１７を有し、高い電場を作り、フラッシュメモリーに早い消去能力を与えるものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、前記した鋭角のコーナー１７は、チャネル領域内に位置している。フラッシュメモリーセルを繰り返して使用する場合、数多くのサイクルの後、前記コーナー領域まわりの酸化誘電層に電子がトラップ（束縛）される。トラップされる電子の量は、反復されるチャージ／ディスチャージサイクルの回数に基づく。このようなトラップされた電子は、第１のゲートと第２のゲートとの間にあるから、デバイスの導電性に影響する。例えば、それらの作用の一つは、デバイスのスレショールド電圧を増加させ、チャネル電流を低下させてしまう。電気特性における、このようなドリフトデバイスのオペレーションを損ねてしまう。
【０００５】
前記したことにより、フラッシュメモリーセル構造を改善する要がある。
【０００６】
【課題を解決するための手段】
したがって、本発明は、分割ゲートフラッシュメモリーセル構造であり、そのゲートがチャネル領域から離れて形成された鋭角（シャープ）のコーナーをもつものであるものを提供することを目的にする。かくして、チャネル領域に近接した鋭角のコーナーによって惹起される問題を除き、これによって、コンベンショナルの製造方法における電気ドリフトを防ぐ。
【０００７】
これらの、そして、他の利点を達成し、ここに具体化され、広く記載されたような発明の目的にしたがって、発明は、以下の構成の分割ゲートフラッシュメモリーセル構造を提供する：半導体基板であって、その上に形成されたゲート酸化層を有するもの；断面が二つのコーナーを有し、これらコーナーの一方が鋭角のコーナーになっている前記ゲート酸化層を覆う第１のゲート；前記第１のゲートの上位にあって、前記鋭角のコーナーの上位に位置するレンズ形状の断面を有する絶縁誘電層；前記第１のゲートを囲む、前記絶縁層を覆う第２のゲート；前記鋭角のコーナーの下位にあって、前記基板内の第１のドープされた領域；前記第１のゲートの他方の側面にあって、前記第１のドープされた領域と対向している第２のドープされた領域であり、前記第１のゲートから距離をもって分離されている第２のドープされた領域；及び前記第１のドープされた領域と前記第２のドープされた領域との間のチャネル領域。この発明の鋭角のコーナーは、半導体基板の上で、チャネル領域の外に位置する。
【０００８】
前記の上位概念の記述と以下の詳細な記述との両者は、例示であって、請求された発明の説明を補うためのものであることを理解されたい。
【０００９】
【発明の実施の形態】
発明の現に好ましい実施例について詳細に言及するもので、実施例の例は、添付の図面に図解されている。可能な限り、図面と記述には、同じ又は類似のパーツに同じ符号が付されている。
【００１０】
本発明は、改良された分割ゲートフラッシュメモリーセル構造を提供する。このメモリーセルは、メモリー消去操作をスピードアップするために浮遊ゲートと制御（コントロール）ゲートとの間に鋭角（シャープ）のコーナーを有する。鋭い（シャープ）コーナーは、バイアス電圧が制御ゲートに印加されたとき、鋭角のコーナーが高い電場を作ることで、メモリー消去能を増加できる。高い電場により、電子は、浮遊ゲートから制御ゲートへ素早く前記ギャップを横切る。さらに、この発明の鋭角のコーナーは、前記チャネルから離れて、半導体基板の上の領域に形成される。前記鋭いコーナーは、チャネル領域の上に位置しないから、例えば、電気チャージのトラッピングによるスレショールド電圧の変化のようなデバイスにおける電気特性のドリフティングを除くことができる。
【００１１】
図２から図８は、この発明の一つの好ましい実施例による、分割ゲートフラッシュメモリーセル構造体の製造における製造工程の過程を示す断面図である。まず最初に、図２に示すように、半導体基板２０を準備する。ついで基板２０の上に厚さが１００Åから２５０Åのゲート酸化層２１が形成される。つぎに、ゲート酸化層２１の上に第１の電導層を形成する。ついで第１の電導層をパターニングして第１のゲート２２を形成する。第１のゲート２２は、浮遊ゲートとして機能する。第１のゲート２２は、ポリシリコン層であり、厚みが１０００Åから２０００Åのものであることが好ましい。
【００１２】
つぎに、図３に示すように、第１の絶縁誘電層２３で第１のゲート２２を覆う。第１の絶縁誘電層２３は、シリコン窒化物層(Si3N4）でよく、その好ましい厚さは、１０００Åから２０００Åの間である。
【００１３】
つぎに、図４に示すように、第１のゲート２２の上の第１の絶縁誘電層２３の部分の上にフォトレジスト層２４を形成する。次の工程では、フォトレジスト層２４をマスクとして使用して、第１の絶縁誘電層２３の一部をエッチングして、露出した第１のゲート２２の側壁にスペーサー２５を形成する。このスペーサー２５の幅は、０．１μｍから０．２μｍの間にすべきである。スペーサー２５は、好ましくは、前記第１の絶縁誘電層２３と同じマテリアルであるシリコン窒化物層である。
【００１４】
つぎに、図５に示すように、スペーサー２５、第１のゲート２２及び第１の絶縁誘電層２３をマスクとして用いて、イオンドーピング操作を行う。ドーピング操作においては、約５０Ｋｅｖから８０ＫｅＶのエネルギーレベルと約１Ｅ１５から５Ｅ１５のドーセージレベルを有する燐イオンを半導体基板２０の露出した第１のゲート２２の一方の側面にインプラントし、これによって第１のドープされた領域２６を形成する。その後、フォトレジスト層２４を除去する。
【００１５】
つぎに、図６に示すように、熱酸化を行って、露出した第１のゲー２２に断面がレンズ形状の酸化層２７を形成する。酸化層２７は、中間セクションが厚く、周辺セクションが薄い。中間セクションの厚さは、約１０００Åから２０００Åの厚みが好ましく、周辺セクションは、約２００Åから４００Åの厚みが好ましい。スペーサー２５と第１の絶縁誘電層２３の両者は、シリコン窒化物層である。酸化層は、シリコン窒化物の酸化によっては形成できないから、それがポリシリコン層であることのみにより、第１のゲート２２の上に形成されることができる。したがって、シャープなコーナー３３は、第１のゲート２２に形成される。さらに、熱酸化処理により発生の熱により、イオンが拡散され、そこで、第１のドープされた領域２６は、僅か拡がる。さらに、ゲート酸化層２１もまた図６において分かるように、熱酸化処理を通して厚く成長する。
【００１６】
つぎに、図７に示すように、燐酸（Ｈ3 ＰＯ4 ）を用いて、第１の
絶縁誘電層２３を除去する。その後、砒素イオンを第１のドープされた領域２６に対向する第１のゲート２２の他方の側面における半導体基板２０にインプラントして、第２のドープされた領域２９を形成する。インプイラントされた砒素イオンは、エネルギーレベルが約４０ＫｅＶから１００ＫｅＶであり、ドーセージレベルが約１Ｅ１５から５Ｅ１５である。第２のドープされた領域２９を隣接する構造体を形成する代わりに、第１のゲートから距離をおいて分離させる。第１のドープされた領域２６と第２のドープされた領域２９との間には、チャネル領域３２（ダッシュラインで図示）が介在する。ついで、第２の熱酸化を行って、半導体基板２０、第１のゲート２２及びレンズ形状の酸化層２７の上に、厚さが１５０Åから３００Åの第２の誘電層２８を形成する。
【００１７】
つぎに、図８に示すように、前記したレンズ形状の酸化層２７及び第２の誘電層２８により、中間ゲート誘電層３０を構成する。第２の電導層がゲート層３０の上に形成され、ついで、それをパターニングして、厚さが１５００Åから３０００Åの第２のゲート３１を形成する。第２のゲート３１は、フラッシュメモリーにおける制御ゲートとして機能するポリシリコン層である。かくて、この発明のフラッシュメモリー構造体が最終的に完成する。シャープなコーナー３３は、チャネル領域３２のすぐ上に位置していないことに注目すべきである。
【００１８】
まとめると、この発明の分割ゲートフラッシュメモリーセル構造体は、コンベンショナル構造体に上回るいくつかの利点を有するもので、即ち： （１）メモリーセルは、浮遊ゲート（第１のゲート）と制御ゲート（第２のゲート３１）の間にシャープなコーナー３３を有して、メモリー消去操作のスピードアップが図れる。シャープなコーナーは、メモリー消去を向上することができ、これは、バイアス電圧が制御ゲートに印加されたとき、シャープなコーナーが非常に高い電場を作るからである。高い電場により、電子は、浮遊ゲートから制御ゲートへ素早くギャップを横切る。
【００１９】
（２）この発明のシャープなコーナー３３は、チャネルから離れた半導体基板の上の領域に形成される。シャープなコーナーは、チャネル領域３２の直上にじかに位置していないから、電気チャージのトラッピングによるスレショールド電圧変化などのデバイスにおける電気特性のドリフティングを除くことができる。
【００２０】
当業者にとって、種々のモディフィケーションと変形を発明の範囲またはスピリットから逸脱することなしに本発明の構造体に行うことができることは明らかなことである。前記の観点から、本発明は、請求の範囲と、それらと均等のものに包含される発明のモディフィケーションとバリエーションをカバーするものである。
【図面の簡単な説明】
添付の図面は、発明をさらに理解されるために含まれるもので、この明細書の一部に組み入れられ、それを構成するものである。図面は、発明の実施例を図解し、説明と共になって、発明のプリンシプルを説明するものである。
【図１】コンベンショナルのフラッシュメモリーセル構造体を示す断面図である。
【図２】この発明の一つの好ましい実施例による分割ゲートフラッシュメモリーセル構造体を作る製造工程の過程を示す断面図である。
【図３】この発明の一つの好ましい実施例による分割ゲートフラッシュメモリーセル構造体を作る製造工程の過程を示す断面図である。
【図４】この発明の一つの好ましい実施例による分割ゲートフラッシュメモリーセル構造体を作る製造工程の過程を示す断面図である。
【図５】この発明の一つの好ましい実施例による分割ゲートフラッシュメモリーセル構造体を作る製造工程の過程を示す断面図である。
【図６】この発明の一つの好ましい実施例による分割ゲートフラッシュメモリーセル構造体を作る製造工程の過程を示す断面図である。
【図７】この発明の一つの好ましい実施例による分割ゲートフラッシュメモリーセル構造体を作る製造工程の過程を示す断面図である。
【図８】この発明の一つの好ましい実施例による分割ゲートフラッシュメモリーセル構造体を作る製造工程の過程を示す断面図である。
Claims (1)
- 以下の構成からなる分割ゲートフラッシュメモリーセル構造：
半導体基板であって、その上に形成されたゲート酸化層を有するもの；
断面が二つのコーナーを有し、これらコーナーの一方は鋭角のコーナーになっており、他方のコーナーは鋭角にはなっていないコーナーである前記ゲート酸化層を覆う第１のゲート；
前記第１のゲートの上位にあって、これを囲む絶縁誘電層であって、前記絶縁誘電層は、前記鋭角のコーナーの上位において、厚い中間セクションと薄い周辺セクションを有するレンズ形状の断面を有するもの；
前記第１のゲートを囲む、前記絶縁誘電層の上位にある第２のゲート；
前記鋭角のコーナーの下方に位置する前記基板内の第１のドープされた領域；
前記第１のゲートの他方の側面にあって、前記第１のドープされた領域と対向している第２のドープされた領域であり、前記第１のゲートから距離をもって分離されている第２のドープされた領域；及び
第１のドープされた領域と第２のドープされた領域の間に配置されるチャンネル領域であって、前記チャンネル領域の外側でかつ前記基板の上に前記鋭角のコーナーが形成されているもの。
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