JPH09186257A - 不揮発性メモリセル及びその製造方法 - Google Patents
不揮発性メモリセル及びその製造方法Info
- Publication number
- JPH09186257A JPH09186257A JP8179854A JP17985496A JPH09186257A JP H09186257 A JPH09186257 A JP H09186257A JP 8179854 A JP8179854 A JP 8179854A JP 17985496 A JP17985496 A JP 17985496A JP H09186257 A JPH09186257 A JP H09186257A
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- substrate
- drain
- gate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000007667 floating Methods 0.000 claims abstract description 82
- 239000000758 substrate Substances 0.000 claims description 46
- 239000004020 conductor Substances 0.000 claims description 39
- 239000003990 capacitor Substances 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 4
- 230000005641 tunneling Effects 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 239000012212 insulator Substances 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 230000008878 coupling Effects 0.000 abstract description 14
- 238000010168 coupling process Methods 0.000 abstract description 14
- 238000005859 coupling reaction Methods 0.000 abstract description 14
- 238000000034 method Methods 0.000 abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 239000000463 material Substances 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 102100024080 CASP8-associated protein 2 Human genes 0.000 description 1
- 101000910382 Homo sapiens CASP8-associated protein 2 Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 不揮発性メモリセルのコントロールゲートと
フローティングゲートとの重なり面積を増加させて、結
果的に静電容量結合比ＣＣを増加させることのできる不
揮発性メモリセル及びその製造方法を提供すること。 【解決手段】 フローティングゲートの形状を中央部分
に突条を有する断面が逆Ｔ字状となるように形成させ、
コントロールゲートの断面形状をその逆Ｔ字形状と相補
うことができる中央部に凹溝を有する形状とした。
フローティングゲートとの重なり面積を増加させて、結
果的に静電容量結合比ＣＣを増加させることのできる不
揮発性メモリセル及びその製造方法を提供すること。 【解決手段】 フローティングゲートの形状を中央部分
に突条を有する断面が逆Ｔ字状となるように形成させ、
コントロールゲートの断面形状をその逆Ｔ字形状と相補
うことができる中央部に凹溝を有する形状とした。
Description
【０００１】
【産業上の利用分野】本発明はＥＰＲＯＭやＥＥＰＲＯ
ＭやＦＬＡＳＨ ＭＥＭＯＲＹ等の不揮発性メモリセル
及びその製造方法に関する。
ＭやＦＬＡＳＨ ＭＥＭＯＲＹ等の不揮発性メモリセル
及びその製造方法に関する。
【０００２】
【従来の技術】よく知られているように、電気的にプロ
グラム可能なＥＰＲＯＭやＥＥＰＲＯＭやＦＬＡＳＨ
ＭＥＭＯＲＹ等を不揮発性メモリという。
グラム可能なＥＰＲＯＭやＥＥＰＲＯＭやＦＬＡＳＨ
ＭＥＭＯＲＹ等を不揮発性メモリという。
【０００３】従来の不揮発性メモリセルを図１を参照し
て説明する。図１（Ａ）は従来の不揮発性メモリセルの
平面図を示す。図１（Ａ）によれば、ソース１とドレイ
ン２とチャンネル領域３とを含むアクティブ領域４が先
に形成され、フローティングゲート５がソース１とドレ
イン２との間に形成される。つまり、フローティングゲ
ート５の両側縁部はソース１及びドレイン２の一部と重
なる。コントロールゲート６はアクティブ領域４と直交
するようにフローティングゲート５の上側に形成され
る。図１（Ａ）において、ソース１、ドレイン２、チャ
ンネル領域３、及びフローティングゲート５は一つのＭ
ＯＳトランジスタを構成する。
て説明する。図１（Ａ）は従来の不揮発性メモリセルの
平面図を示す。図１（Ａ）によれば、ソース１とドレイ
ン２とチャンネル領域３とを含むアクティブ領域４が先
に形成され、フローティングゲート５がソース１とドレ
イン２との間に形成される。つまり、フローティングゲ
ート５の両側縁部はソース１及びドレイン２の一部と重
なる。コントロールゲート６はアクティブ領域４と直交
するようにフローティングゲート５の上側に形成され
る。図１（Ａ）において、ソース１、ドレイン２、チャ
ンネル領域３、及びフローティングゲート５は一つのＭ
ＯＳトランジスタを構成する。
【０００４】図１（Ｂ）は図１（Ａ）のＡ−Ａ’線上の
断面図である。Ｐ型基板７の表面部にソース１とドレイ
ン２が一定間隔をおいて形成され、Ｐ型基板７のソース
１とドレイン２との間はチャンネル領域３になる。ゲー
ト絶縁膜８がＰ型基板７の表面上にソース１とドレイン
２にわたって形成され、そのゲート絶縁膜８の上にフロ
ーティングゲート５、絶縁膜９、及びコントロールゲー
ト６が順次形成される。
断面図である。Ｐ型基板７の表面部にソース１とドレイ
ン２が一定間隔をおいて形成され、Ｐ型基板７のソース
１とドレイン２との間はチャンネル領域３になる。ゲー
ト絶縁膜８がＰ型基板７の表面上にソース１とドレイン
２にわたって形成され、そのゲート絶縁膜８の上にフロ
ーティングゲート５、絶縁膜９、及びコントロールゲー
ト６が順次形成される。
【０００５】図１（Ｃ）は図１（Ａ）のＢ−Ｂ’線上の
断面図である。この図によれば、Ｐ型基板７の表面部に
は各不揮発性メモリセルごとに隣接するセルとの電気的
隔離のための２つのチャンネルストップ領域１０ａ、１
０ｂが形成される。このチャンネルストップ領域１０ａ
と１０ｂの間のＰ型基板７の領域がアクティブ領域４の
幅とさされる。ゲート絶縁膜８はＰ型基板７の表面にチ
ャンネルストップ領域１０ａ、１０ｂの間にわたって形
成され、このゲート絶縁膜８の上にフローティングゲー
ト５、絶縁膜９、及びコントロールゲート６が順次形成
される。
断面図である。この図によれば、Ｐ型基板７の表面部に
は各不揮発性メモリセルごとに隣接するセルとの電気的
隔離のための２つのチャンネルストップ領域１０ａ、１
０ｂが形成される。このチャンネルストップ領域１０ａ
と１０ｂの間のＰ型基板７の領域がアクティブ領域４の
幅とさされる。ゲート絶縁膜８はＰ型基板７の表面にチ
ャンネルストップ領域１０ａ、１０ｂの間にわたって形
成され、このゲート絶縁膜８の上にフローティングゲー
ト５、絶縁膜９、及びコントロールゲート６が順次形成
される。
【０００６】図１（Ａ）乃至（Ｃ）によれば、電界効果
トランジスタのゲート電極としてのフローティングゲー
ト５はコントロールゲート６に重なる構造である。フロ
ーティングゲート５はトランジスタのソース１、ドレイ
ン２、及びチャンネル領域３と、薄いゲート絶縁膜８を
介して電気的に隔離される。コントロールゲート６はフ
ローティングゲート５の上側に位置し、絶縁膜９によっ
てフローティングゲート５と電気的に隔離される。した
がって、コントロールゲート６はトランジスタのソース
１、ドレイン２、及びチャンネル領域３とも隔離され
る。一方、コントロールゲート６は絶縁膜９を介してフ
ローティングゲート５とともにキャパシタを形成する。
トランジスタのしきい値電圧（ＶT ）はフローティング
ゲート５に蓄積されている電荷の量によって調節され
る。
トランジスタのゲート電極としてのフローティングゲー
ト５はコントロールゲート６に重なる構造である。フロ
ーティングゲート５はトランジスタのソース１、ドレイ
ン２、及びチャンネル領域３と、薄いゲート絶縁膜８を
介して電気的に隔離される。コントロールゲート６はフ
ローティングゲート５の上側に位置し、絶縁膜９によっ
てフローティングゲート５と電気的に隔離される。した
がって、コントロールゲート６はトランジスタのソース
１、ドレイン２、及びチャンネル領域３とも隔離され
る。一方、コントロールゲート６は絶縁膜９を介してフ
ローティングゲート５とともにキャパシタを形成する。
トランジスタのしきい値電圧（ＶT ）はフローティング
ゲート５に蓄積されている電荷の量によって調節され
る。
【０００７】以下、前記図１（Ａ）乃至（Ｃ）に示した
従来の不揮発性メモリセルの動作を説明する。トランジ
スタのしきい値電圧ＶT はセルのプログラム／消去動作
によってチャンネル領域３から薄いゲート絶縁膜８を介
してフローティングゲート５に注入される電荷の量によ
って２つの状態のうちの１つの状態でフログラムされ
る。トランジスタのプログラムされたしきい値電圧ＶT
の状態は、ソース１、ドレイン２、及びコントロールゲ
ート６に適切な電圧を印加した条件でトランジスタに流
れる電流のレベルを検出することにより読み取られる。
言い換えれば、トランジスタに流れる電流のレベルは、
コントロールゲート６によって選択されたセルのトラン
ジスタが「ＯＮ」状態でプログラムされているか、もし
くは「ＯＦＦ」状態でプログラムされているかを知らせ
る。つまり、読取り動作においてトランジスタは論理的
には「０」もしくは「１」を読み取り、電気的には「Ｏ
Ｎ」もしくは「ＯＦＦ」状態で動作する。
従来の不揮発性メモリセルの動作を説明する。トランジ
スタのしきい値電圧ＶT はセルのプログラム／消去動作
によってチャンネル領域３から薄いゲート絶縁膜８を介
してフローティングゲート５に注入される電荷の量によ
って２つの状態のうちの１つの状態でフログラムされ
る。トランジスタのプログラムされたしきい値電圧ＶT
の状態は、ソース１、ドレイン２、及びコントロールゲ
ート６に適切な電圧を印加した条件でトランジスタに流
れる電流のレベルを検出することにより読み取られる。
言い換えれば、トランジスタに流れる電流のレベルは、
コントロールゲート６によって選択されたセルのトラン
ジスタが「ＯＮ」状態でプログラムされているか、もし
くは「ＯＦＦ」状態でプログラムされているかを知らせ
る。つまり、読取り動作においてトランジスタは論理的
には「０」もしくは「１」を読み取り、電気的には「Ｏ
Ｎ」もしくは「ＯＦＦ」状態で動作する。
【０００８】従来のＥＰＲＯＭは、プログラムされた状
態を紫外線を照らすことにより消去したが、最初のＥＥ
ＰＲＯＭやＦＬＡＳＨ ＭＥＭＯＲＹ等はフローティン
グゲートに蓄積された電荷をゲート絶縁膜を介して転送
することにより、電気的に消去動作を行う。
態を紫外線を照らすことにより消去したが、最初のＥＥ
ＰＲＯＭやＦＬＡＳＨ ＭＥＭＯＲＹ等はフローティン
グゲートに蓄積された電荷をゲート絶縁膜を介して転送
することにより、電気的に消去動作を行う。
【０００９】図２は図１（Ａ）乃至（Ｃ）に示した不揮
発性メモリセルのキャパシタ等価回路図である。前記図
２によれば、不揮発性メモリセルのフローティングゲー
ト５は、トランジスタのソース１、ドレイン２、チャン
ネル領域３、及びコントロールゲート６と一緒にそれぞ
れキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４を構成する。図２
において、フローティングゲート５に対する静電容量結
合は結合比(Coupling Ratio)で表現することができ、そ
の結合比ＣＣは下記の式（１）より求められる。 ＣＣ＝Ｃ１／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４） 式（１）
発性メモリセルのキャパシタ等価回路図である。前記図
２によれば、不揮発性メモリセルのフローティングゲー
ト５は、トランジスタのソース１、ドレイン２、チャン
ネル領域３、及びコントロールゲート６と一緒にそれぞ
れキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４を構成する。図２
において、フローティングゲート５に対する静電容量結
合は結合比(Coupling Ratio)で表現することができ、そ
の結合比ＣＣは下記の式（１）より求められる。 ＣＣ＝Ｃ１／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４） 式（１）
【００１０】従って、不揮発性メモリセルをプログラム
／消去するとき、コントロールゲート６に印加された電
圧によってフローティングゲート５の電圧が決定され
る。つまり、フローティングゲート５に印加される電圧
値はコントロールゲート６の電圧値に結合比ＣＣをかけ
た値による。要するに、結合比ＣＣが１．０に接近すれ
ば接近するほど、不揮発性メモリセルはプログラム／消
去動作時に理想的なセルとして動作することになる。
／消去するとき、コントロールゲート６に印加された電
圧によってフローティングゲート５の電圧が決定され
る。つまり、フローティングゲート５に印加される電圧
値はコントロールゲート６の電圧値に結合比ＣＣをかけ
た値による。要するに、結合比ＣＣが１．０に接近すれ
ば接近するほど、不揮発性メモリセルはプログラム／消
去動作時に理想的なセルとして動作することになる。
【００１１】しかし、図１（Ａ）乃至（Ｃ）に示した従
来の不揮発性メモリセルは次の問題点を有する。従来の
不揮発性メモリセルで結合比を増加させるためにはキャ
パシタＣ１の値を増加させなければならない。そして、
キャパシタＣ１の値を増加させるためにはフローティン
グゲート５の面積を増加させなければならない。ところ
が、フローティングゲート５の面積を増加させると、コ
ントロールゲート６とフローティングゲート５との重な
り面積が増加してキャパシタＣ１の値が増加するが、フ
ローティングゲート５とチャンネル領域３との重なり面
積も増加して、さらにキャパシタＣ３の値も増加するこ
とになる。従って、静電容量結合比ＣＣの値はあまり大
きくならない。
来の不揮発性メモリセルは次の問題点を有する。従来の
不揮発性メモリセルで結合比を増加させるためにはキャ
パシタＣ１の値を増加させなければならない。そして、
キャパシタＣ１の値を増加させるためにはフローティン
グゲート５の面積を増加させなければならない。ところ
が、フローティングゲート５の面積を増加させると、コ
ントロールゲート６とフローティングゲート５との重な
り面積が増加してキャパシタＣ１の値が増加するが、フ
ローティングゲート５とチャンネル領域３との重なり面
積も増加して、さらにキャパシタＣ３の値も増加するこ
とになる。従って、静電容量結合比ＣＣの値はあまり大
きくならない。
【００１２】効果的に結合比ＣＣを増加させるために
は、キャパシタＣ１の値のみを増加させなければならな
いが、それは下記の方法で可能となった。 １．コントロールゲート６とフローティングゲート５と
の間に形成される誘電層（図１の９）の物質として誘電
率の大きい強誘電体を使用する。現在にはその誘電体と
してシリコン酸化膜ＳｉＯ2より有効誘電率の大きい積
層構造の誘電層が使用されている。このような積層構造
の誘電層としては主にシリコン酸化膜／窒化膜／シリコ
ン酸化膜（Ｏ／Ｎ／Ｏ）、もしくは窒化膜／シリコン酸
化膜（Ｎ／Ｏ）が使用される。しかし、前記誘電率の大
きい強誘電体は未だ高電界における信頼性が確保されて
いないので、実用化に至っていない。 ２．結合比はコントロールゲート６とフローティングゲ
ート５との間に形成された誘電層の厚さを減少させるこ
とにより増加させることができる。しかし、誘電層の厚
さを減らしすぎると、高電界における不揮発性メモリセ
ルの信頼性が大きく低下する。従って、誘電層の厚さを
大きく減らす方法は、現在製造工程技術上の限界に達し
ている。 ３．結合比を増加させるために、フローティングゲート
５とチャンネル領域３との重なり面積を増加させず、フ
ローティングゲート５とコントロールゲート６との重な
り面積のみを増加させることができる。この方法は組織
化ポリシリコン(Texturized Polysilicon)処理を用いて
キャパシタＣ１の有効表面積を増加させるもので、米国
特許第５，０８９，８６９号に開示されている。
は、キャパシタＣ１の値のみを増加させなければならな
いが、それは下記の方法で可能となった。 １．コントロールゲート６とフローティングゲート５と
の間に形成される誘電層（図１の９）の物質として誘電
率の大きい強誘電体を使用する。現在にはその誘電体と
してシリコン酸化膜ＳｉＯ2より有効誘電率の大きい積
層構造の誘電層が使用されている。このような積層構造
の誘電層としては主にシリコン酸化膜／窒化膜／シリコ
ン酸化膜（Ｏ／Ｎ／Ｏ）、もしくは窒化膜／シリコン酸
化膜（Ｎ／Ｏ）が使用される。しかし、前記誘電率の大
きい強誘電体は未だ高電界における信頼性が確保されて
いないので、実用化に至っていない。 ２．結合比はコントロールゲート６とフローティングゲ
ート５との間に形成された誘電層の厚さを減少させるこ
とにより増加させることができる。しかし、誘電層の厚
さを減らしすぎると、高電界における不揮発性メモリセ
ルの信頼性が大きく低下する。従って、誘電層の厚さを
大きく減らす方法は、現在製造工程技術上の限界に達し
ている。 ３．結合比を増加させるために、フローティングゲート
５とチャンネル領域３との重なり面積を増加させず、フ
ローティングゲート５とコントロールゲート６との重な
り面積のみを増加させることができる。この方法は組織
化ポリシリコン(Texturized Polysilicon)処理を用いて
キャパシタＣ１の有効表面積を増加させるもので、米国
特許第５，０８９，８６９号に開示されている。
【００１３】
【発明が解決しようとする課題】しかし、この方法は製
造工程が複雑であるばかりではなく、誘電層の信頼度を
確保することが容易ではないので、容易に使用できるも
のではない。
造工程が複雑であるばかりではなく、誘電層の信頼度を
確保することが容易ではないので、容易に使用できるも
のではない。
【００１４】本発明はかかる従来の問題点を解決するた
めのもので、その目的は不揮発性メモリセルのコントロ
ールゲートとフローティングゲートとの重なり面積を増
加させて、結果的に静電容量結合比ＣＣを増加させるこ
とのできる不揮発性メモリセル及びその製造方法を提供
することにある。
めのもので、その目的は不揮発性メモリセルのコントロ
ールゲートとフローティングゲートとの重なり面積を増
加させて、結果的に静電容量結合比ＣＣを増加させるこ
とのできる不揮発性メモリセル及びその製造方法を提供
することにある。
【００１５】
【課題を解決するための手段】上記目的を達成する本発
明による不揮発性メモリセルは、フローティングゲート
の形状を中央部分に突条を有する断面が逆Ｔ字状となる
ように形成させ、コントロールゲートの断面形状をその
逆Ｔ字形状と相補うことができる中央部に凹溝を有する
形状としたことを特徴とするものである。
明による不揮発性メモリセルは、フローティングゲート
の形状を中央部分に突条を有する断面が逆Ｔ字状となる
ように形成させ、コントロールゲートの断面形状をその
逆Ｔ字形状と相補うことができる中央部に凹溝を有する
形状としたことを特徴とするものである。
【００１６】本発明による不揮発性メモリセルの製造方
法は、第１導電型の基板上にゲート絶縁層としての第１
絶縁層と、第１導電層を順次形成し、オープン領域を有
する第１マスクで第１導電型の表面上を覆い、第２導電
体層を第１マスクの表面上及びオープン領域内に形成し
たうえ、第１マスクの表面までエッチバックして前記オ
ープン領域内に第２導電体パターンを形成し、前記第１
マスクを除去した後、第２導電体層パターンと露出した
第１導電体層の表面上に第２絶縁層と第３導電体層を順
次形成し、第１マスクのオープン領域よりは広い幅を有
する第２マスクで第２導電体層パターンの上側にある第
３導電体層上を覆った後、第３導電体層と第２絶縁層及
び第１導電体層を一緒にパターニングして第１導電体パ
ターンとキャパシタ絶縁層としての第１絶縁体パターン
及びコントロールゲートとしての第３導電体パターンを
形成し、第３導電体パターンをイオン注入マスクとして
使用して、第２導電型の不純物を基板内に注入して基板
の表面内に一定間隔を置いてソースとドレインとしての
不純物拡散領域を形成する。
法は、第１導電型の基板上にゲート絶縁層としての第１
絶縁層と、第１導電層を順次形成し、オープン領域を有
する第１マスクで第１導電型の表面上を覆い、第２導電
体層を第１マスクの表面上及びオープン領域内に形成し
たうえ、第１マスクの表面までエッチバックして前記オ
ープン領域内に第２導電体パターンを形成し、前記第１
マスクを除去した後、第２導電体層パターンと露出した
第１導電体層の表面上に第２絶縁層と第３導電体層を順
次形成し、第１マスクのオープン領域よりは広い幅を有
する第２マスクで第２導電体層パターンの上側にある第
３導電体層上を覆った後、第３導電体層と第２絶縁層及
び第１導電体層を一緒にパターニングして第１導電体パ
ターンとキャパシタ絶縁層としての第１絶縁体パターン
及びコントロールゲートとしての第３導電体パターンを
形成し、第３導電体パターンをイオン注入マスクとして
使用して、第２導電型の不純物を基板内に注入して基板
の表面内に一定間隔を置いてソースとドレインとしての
不純物拡散領域を形成する。
【００１７】
【発明の実施の形態】以下、本発明の実施形態を詳細に
説明する。図３は本発明の不揮発性メモリセルのフロー
ティングゲートとコントロールゲートの概念図である。
この図によれば、本発明の不揮発性メモリセルのフロー
ティングゲートの断面形状は、平坦な部分の中央部分に
平坦な部分から突出した突条を有する逆Ｔ字形状を有
し、コントロールゲートの断面形状は、そのフローティ
ングゲートの突条を挿入できる凹溝を備えて、フローテ
ィングゲートの表面全体と誘電体の厚さの一定の間隔を
おいて全表面が向かい合っている形状をしている。この
ように、突条と凹溝とがかみ合った状態で対向している
ので、フローティングゲートとコントロールゲートとの
重なり面積を増加させることができる。
説明する。図３は本発明の不揮発性メモリセルのフロー
ティングゲートとコントロールゲートの概念図である。
この図によれば、本発明の不揮発性メモリセルのフロー
ティングゲートの断面形状は、平坦な部分の中央部分に
平坦な部分から突出した突条を有する逆Ｔ字形状を有
し、コントロールゲートの断面形状は、そのフローティ
ングゲートの突条を挿入できる凹溝を備えて、フローテ
ィングゲートの表面全体と誘電体の厚さの一定の間隔を
おいて全表面が向かい合っている形状をしている。この
ように、突条と凹溝とがかみ合った状態で対向している
ので、フローティングゲートとコントロールゲートとの
重なり面積を増加させることができる。
【００１８】第１実施形態 図４（Ａ）は本発明の第１実施形態による不揮発性メモ
リセルの平面図である。この不揮発性メモリセルは第１
導電型の基板（Ｐ型）１１の表面部にアクティブ領域１
５を有する。このアクティブ領域１５は第２導電型（Ｎ
+ 型）のソース１２と、ドレイン１３と、及びソース１
２とドレイン１３との間に位置したチャンネル領域１４
とを含む。このアクティブ領域１５を有する基板１１表
面にソース１２とドレイン１３との間にわたって、前記
した断面が逆Ｔ字形状を有するフローティングゲート１
６が形成されている。その逆Ｔ字形フローティングゲー
ト１６の表面を覆うようにしてコントロールゲート１７
がアクティブ領域１５の方向（図１の状態で上下方向）
に直角方向に形成されている。フローティングゲート１
６の逆Ｔ字形状の中央の突条の延びる方向はコントロー
ルゲート１７の延長方向と同一方向に形成されている。
リセルの平面図である。この不揮発性メモリセルは第１
導電型の基板（Ｐ型）１１の表面部にアクティブ領域１
５を有する。このアクティブ領域１５は第２導電型（Ｎ
+ 型）のソース１２と、ドレイン１３と、及びソース１
２とドレイン１３との間に位置したチャンネル領域１４
とを含む。このアクティブ領域１５を有する基板１１表
面にソース１２とドレイン１３との間にわたって、前記
した断面が逆Ｔ字形状を有するフローティングゲート１
６が形成されている。その逆Ｔ字形フローティングゲー
ト１６の表面を覆うようにしてコントロールゲート１７
がアクティブ領域１５の方向（図１の状態で上下方向）
に直角方向に形成されている。フローティングゲート１
６の逆Ｔ字形状の中央の突条の延びる方向はコントロー
ルゲート１７の延長方向と同一方向に形成されている。
【００１９】上記のようにこの実施形態においては、ア
クティブ領域１５とコントロールゲート１７は互いに直
交するように形成される。そして、フローティングゲー
ト１６は第１導電型の基板１１表面上でソース１２とド
レイン１３との間にわたっており、逆Ｔ字の中央の突条
がソースとドレインの中間でそれらの平行になってい
る。そして、フローティングゲート１６の中央突条の両
側の縁部はソース１２及びドレイン１３の一部に重なっ
ている。従来の技術と同様に、図４（Ａ）に示されたも
のは一つのＭＯＳトランジスタを構成する。
クティブ領域１５とコントロールゲート１７は互いに直
交するように形成される。そして、フローティングゲー
ト１６は第１導電型の基板１１表面上でソース１２とド
レイン１３との間にわたっており、逆Ｔ字の中央の突条
がソースとドレインの中間でそれらの平行になってい
る。そして、フローティングゲート１６の中央突条の両
側の縁部はソース１２及びドレイン１３の一部に重なっ
ている。従来の技術と同様に、図４（Ａ）に示されたも
のは一つのＭＯＳトランジスタを構成する。
【００２０】図４（Ｂ）は図４（Ａ）のＡ−Ａ’線上の
断面図を示す。図示のように、第２導電型（Ｎ+ 型）の
ソース１２とドレイン１３は第１導電型（Ｐ型）基板１
１の表面部に一定間隔をおいて形成され、ソース１２と
ドレイン１３との間はチャンネル領域１４となる。これ
らは従来のものと特に変わるところはない。チャンネル
領域１４の基板１１の表面にゲート絶縁膜１８がソース
１２とドレイン１３との間にわたって形成される。つま
り、ゲート絶縁膜１８の両側縁部はソース１２及びドレ
イン１３の一部に重なる。このゲート絶縁層１８は電子
のトンネリングが可能となるように充分に薄くする。ゲ
ート絶縁膜１８上にはフローティングゲート１６、絶縁
膜１９、及びコントロールゲート１７が順次形成され
る。絶縁膜１９は誘電体となるものであり、フローティ
ングゲート１６とコントロールゲート１７を絶縁させる
役割を果たす。図示のようにフローティングゲートの断
面形状は逆Ｔ字形状である。そのフローティングゲート
１６の突条の上面までの高さＨはコントロールゲート１
７とフローティングゲート１６との間の所望する静電容
量値を得るために調節することができる。
断面図を示す。図示のように、第２導電型（Ｎ+ 型）の
ソース１２とドレイン１３は第１導電型（Ｐ型）基板１
１の表面部に一定間隔をおいて形成され、ソース１２と
ドレイン１３との間はチャンネル領域１４となる。これ
らは従来のものと特に変わるところはない。チャンネル
領域１４の基板１１の表面にゲート絶縁膜１８がソース
１２とドレイン１３との間にわたって形成される。つま
り、ゲート絶縁膜１８の両側縁部はソース１２及びドレ
イン１３の一部に重なる。このゲート絶縁層１８は電子
のトンネリングが可能となるように充分に薄くする。ゲ
ート絶縁膜１８上にはフローティングゲート１６、絶縁
膜１９、及びコントロールゲート１７が順次形成され
る。絶縁膜１９は誘電体となるものであり、フローティ
ングゲート１６とコントロールゲート１７を絶縁させる
役割を果たす。図示のようにフローティングゲートの断
面形状は逆Ｔ字形状である。そのフローティングゲート
１６の突条の上面までの高さＨはコントロールゲート１
７とフローティングゲート１６との間の所望する静電容
量値を得るために調節することができる。
【００２１】図４（Ｃ）は図４（Ａ）のＢ−Ｂ’線上の
断面図である。この図によれば、前記基板１１表面部に
各不揮発性メモリセルごとに隣接するセルとの電気的隔
離のための２つのチャンネルストップ領域２０ａ、２０
ｂが形成されている。この２つのチャンネルストップ領
域２０ａ、２０ｂの間はアクティブ領域１５の幅であ
る。フローティングゲート１６の両側縁部は各隣接する
チャンネルストップ層領域２０ａ、２０ｂと重畳する。
同様にゲート絶縁膜１８も基板１１の表面上で２つのチ
ャンネルストップ領域２０ａ、２０ｂの間にわたって形
成される。このゲート絶縁膜１８上にはフローティング
ゲート１６、絶縁膜１９、及びコントロールゲート１７
が順次形成される。
断面図である。この図によれば、前記基板１１表面部に
各不揮発性メモリセルごとに隣接するセルとの電気的隔
離のための２つのチャンネルストップ領域２０ａ、２０
ｂが形成されている。この２つのチャンネルストップ領
域２０ａ、２０ｂの間はアクティブ領域１５の幅であ
る。フローティングゲート１６の両側縁部は各隣接する
チャンネルストップ層領域２０ａ、２０ｂと重畳する。
同様にゲート絶縁膜１８も基板１１の表面上で２つのチ
ャンネルストップ領域２０ａ、２０ｂの間にわたって形
成される。このゲート絶縁膜１８上にはフローティング
ゲート１６、絶縁膜１９、及びコントロールゲート１７
が順次形成される。
【００２２】図４において、第１導電型の基板１１の物
質はＰ型シリコンであり、ソース１２とドレインＢは基
板１１内に形成されたＮ+ 型不純物拡散領域であり、フ
ローティングゲート１６とコントロールゲート１７の物
質はＮ+ 型ポリシリコンである。コントロールゲート１
７とフローティングゲート１６を絶縁させる絶縁膜１９
の物質はシリコン酸化膜ＳｉＯ2 と積層構造の絶縁膜で
あるシリコン酸化膜／窒化膜／シリコン酸化膜（Ｏ／Ｎ
／Ｏ）、もしくは窒化膜／シリコン酸化膜（Ｎ／Ｏ）が
用いられる。
質はＰ型シリコンであり、ソース１２とドレインＢは基
板１１内に形成されたＮ+ 型不純物拡散領域であり、フ
ローティングゲート１６とコントロールゲート１７の物
質はＮ+ 型ポリシリコンである。コントロールゲート１
７とフローティングゲート１６を絶縁させる絶縁膜１９
の物質はシリコン酸化膜ＳｉＯ2 と積層構造の絶縁膜で
あるシリコン酸化膜／窒化膜／シリコン酸化膜（Ｏ／Ｎ
／Ｏ）、もしくは窒化膜／シリコン酸化膜（Ｎ／Ｏ）が
用いられる。
【００２３】図４を参照して、第１実施形態による不揮
発性メモリセルについての説明をまとめると、次のよう
である。ＭＯＳトランジスタのゲートであるフローティ
ングゲート１６は、コントロールゲート１７の延長方向
と同一方向に中央部分が突出した突条を有し、且つコン
トロールゲート１７と向かい合う表面がコントロールゲ
ート１７と重畳した構造を有する。フローティングゲー
ト１６は、ＭＯＳトランジスタのソース１２、ドレイン
１３、及びチャンネル領域１４と、薄いゲート絶縁膜１
８を介して電気的に絶縁する。コントロールゲート１７
はフローティングゲート１６、ソース１２、ドレイン１
３、及びチャンネル領域１４と、ゲート絶縁膜１８及び
絶縁膜１９を介して電気的に絶縁され、且つフローティ
ングゲート１６とは絶縁膜１９を介して絶縁され一つの
キャパシタを形成する。
発性メモリセルについての説明をまとめると、次のよう
である。ＭＯＳトランジスタのゲートであるフローティ
ングゲート１６は、コントロールゲート１７の延長方向
と同一方向に中央部分が突出した突条を有し、且つコン
トロールゲート１７と向かい合う表面がコントロールゲ
ート１７と重畳した構造を有する。フローティングゲー
ト１６は、ＭＯＳトランジスタのソース１２、ドレイン
１３、及びチャンネル領域１４と、薄いゲート絶縁膜１
８を介して電気的に絶縁する。コントロールゲート１７
はフローティングゲート１６、ソース１２、ドレイン１
３、及びチャンネル領域１４と、ゲート絶縁膜１８及び
絶縁膜１９を介して電気的に絶縁され、且つフローティ
ングゲート１６とは絶縁膜１９を介して絶縁され一つの
キャパシタを形成する。
【００２４】本発明の第１実施形態による不揮発性メモ
リセルとキャパシタ等価回路は図２に示した従来セルの
それと同一なので、その図示及び説明は省略する。基本
的なセルのプログラム／消去／読取り動作も従来のセル
のそれと同一なので、説明を略する。以下、第１実施形
態による不揮発性メモリセルの製造工程を図５（Ａ）乃
至（Ｈ）を参照して説明する。
リセルとキャパシタ等価回路は図２に示した従来セルの
それと同一なので、その図示及び説明は省略する。基本
的なセルのプログラム／消去／読取り動作も従来のセル
のそれと同一なので、説明を略する。以下、第１実施形
態による不揮発性メモリセルの製造工程を図５（Ａ）乃
至（Ｈ）を参照して説明する。
【００２５】図５は図４（Ａ）のＡ−Ａ’線上の工程断
面図である。まず、図５（Ａ）、（Ｂ）に示すように、
第１導電型の基板２１の上に第１絶縁層２２と第１導電
体層２３を順次形成する。第１導電型の基板２１は低い
濃度でドープされたＰ型シリコン基板であり、第１絶縁
層２２はゲート絶縁層としての機能をし、セルのプログ
ラム／消去動作時に電子のトンネリングが可能となるよ
うに充分薄く形成される。第１絶縁層２２の物質として
はシリコン酸化膜を使用し、形成方法としては熱的酸化
膜もしくはＣＶＤ法を使用する。第１導電体層２３とし
ては高い濃度でドープされたＮ+ 型ポリシリコンを使用
する。
面図である。まず、図５（Ａ）、（Ｂ）に示すように、
第１導電型の基板２１の上に第１絶縁層２２と第１導電
体層２３を順次形成する。第１導電型の基板２１は低い
濃度でドープされたＰ型シリコン基板であり、第１絶縁
層２２はゲート絶縁層としての機能をし、セルのプログ
ラム／消去動作時に電子のトンネリングが可能となるよ
うに充分薄く形成される。第１絶縁層２２の物質として
はシリコン酸化膜を使用し、形成方法としては熱的酸化
膜もしくはＣＶＤ法を使用する。第１導電体層２３とし
ては高い濃度でドープされたＮ+ 型ポリシリコンを使用
する。
【００２６】次に、図５（Ｃ）に示すように、オープン
領域２４ａを有する第１マスク２４で第１導電体層２３
の表面上を覆う。このオープン領域２４ａは図４（Ｂ）
でフローティングゲート１６の突条部分を形成するため
のものである。図５（Ｄ）に示すように、オープン領域
２４ａが完全に満たされるように、第２導電体層２５を
第１マスク２４上及びオープン領域２４ａ内に形成した
うえ、図５（Ｅ）に示すように、第１マスク２４の表面
までその第２導電体層２５をエッチバックしてオープン
領域２４ａ内に第２導電体パターン２５ａを形成する。
この第２導電体パターン２５ａは図４（Ｂ）で逆Ｔ字形
状のフローティングゲートの突条部分としての機能を果
たす。
領域２４ａを有する第１マスク２４で第１導電体層２３
の表面上を覆う。このオープン領域２４ａは図４（Ｂ）
でフローティングゲート１６の突条部分を形成するため
のものである。図５（Ｄ）に示すように、オープン領域
２４ａが完全に満たされるように、第２導電体層２５を
第１マスク２４上及びオープン領域２４ａ内に形成した
うえ、図５（Ｅ）に示すように、第１マスク２４の表面
までその第２導電体層２５をエッチバックしてオープン
領域２４ａ内に第２導電体パターン２５ａを形成する。
この第２導電体パターン２５ａは図４（Ｂ）で逆Ｔ字形
状のフローティングゲートの突条部分としての機能を果
たす。
【００２７】次に、図５（Ｆ）、（Ｇ）に示すように、
第１マスク２４を除去した後、第２絶縁層２６と第３導
電体層２７を順次形成する。次に、第１マスク２４のオ
ープン領域２４ａより広い幅を有する第２マスク２８で
第２導電体層パターン２５ａの上側に位置している第３
導電体層２７を覆う。そして、図５（Ｈ）に示すよう
に、第３導電体層２７、第２絶縁層２６、及び第１導電
体層２３を一緒にパターニングして、第１導電体パター
ン２３ａと第２絶縁層パターン２６ａ及び第３導電体パ
ターン２７ａを形成する。第１導電体層２３、第２導電
体層２５、及び第３導電体層２７の物質としてはＮ+ 型
ポリシリコンを使用する。第２絶縁層２６の物質として
はシリコン酸化膜もしくは積層構造の絶縁層を使用し、
積層構造の絶縁層としてはシリコン酸化膜／窒化膜／シ
リコン酸化膜（Ｏ／Ｎ／Ｏ）、もしくは窒化膜／シリコ
ン酸化膜（Ｎ／Ｏ）を使用する。
第１マスク２４を除去した後、第２絶縁層２６と第３導
電体層２７を順次形成する。次に、第１マスク２４のオ
ープン領域２４ａより広い幅を有する第２マスク２８で
第２導電体層パターン２５ａの上側に位置している第３
導電体層２７を覆う。そして、図５（Ｈ）に示すよう
に、第３導電体層２７、第２絶縁層２６、及び第１導電
体層２３を一緒にパターニングして、第１導電体パター
ン２３ａと第２絶縁層パターン２６ａ及び第３導電体パ
ターン２７ａを形成する。第１導電体層２３、第２導電
体層２５、及び第３導電体層２７の物質としてはＮ+ 型
ポリシリコンを使用する。第２絶縁層２６の物質として
はシリコン酸化膜もしくは積層構造の絶縁層を使用し、
積層構造の絶縁層としてはシリコン酸化膜／窒化膜／シ
リコン酸化膜（Ｏ／Ｎ／Ｏ）、もしくは窒化膜／シリコ
ン酸化膜（Ｎ／Ｏ）を使用する。
【００２８】次に、第２マスク２８を剥がした後、第３
導電体パターン２７ａをイオン注入マスクにして第１導
電型（Ｐ型）基板２１内に高濃度の第２導電型（Ｎ+
型）不純物イオンを注入することにより、ソース２９と
ドレイン３０としての不純物拡散領域を一定間隔を置い
て基板２１の表面内に形成する。図５（Ｈ）に示すよう
に、第１導電体パターン２３ａは逆Ｔ字形状を有するフ
ローティングゲートの下側部分として、第２導電体パタ
ーン２５ａとともに逆Ｔ字形状を有するフローティング
ゲートを構成する。
導電体パターン２７ａをイオン注入マスクにして第１導
電型（Ｐ型）基板２１内に高濃度の第２導電型（Ｎ+
型）不純物イオンを注入することにより、ソース２９と
ドレイン３０としての不純物拡散領域を一定間隔を置い
て基板２１の表面内に形成する。図５（Ｈ）に示すよう
に、第１導電体パターン２３ａは逆Ｔ字形状を有するフ
ローティングゲートの下側部分として、第２導電体パタ
ーン２５ａとともに逆Ｔ字形状を有するフローティング
ゲートを構成する。
【００２９】第２実施形態 図６（Ａ）−（Ｃ）は本発明の第２実施形態による不揮
発性メモリセルを示し、図４と同様に、フローティング
ゲートとコントロールゲートとの重なり面積を従来の技
術と比較して、さらに増加させることができるようにし
たものである。第２実施形態によれば、フローティング
ゲートの逆Ｔ字形状の中央の突条の延びる方向がソース
からドレインへ又はその逆の方向、すなわちアクティブ
領域の延長方向と同一であり、且つコントロールゲート
の延長方向に対して直交する方向に形成されている。
発性メモリセルを示し、図４と同様に、フローティング
ゲートとコントロールゲートとの重なり面積を従来の技
術と比較して、さらに増加させることができるようにし
たものである。第２実施形態によれば、フローティング
ゲートの逆Ｔ字形状の中央の突条の延びる方向がソース
からドレインへ又はその逆の方向、すなわちアクティブ
領域の延長方向と同一であり、且つコントロールゲート
の延長方向に対して直交する方向に形成されている。
【００３０】本発明の第２実施形態による不揮発性メモ
リセルの平面図である図６（Ａ）によれば、この不揮発
性メモリセルは第１導電型の基板（Ｐ型）３１の表面部
に第２導電型（Ｎ+ 型）のソース３２と、ドレイン３３
と、それらの間のチャンネル領域３４とを含むアクティ
ブ領域３５が形成されている。前記したフローティング
ゲート３６が第１導電型の基板３１表面上でソース３２
とドレイン３３との間にわたって形成され、そのフロー
ティングゲート３６の表面上にコントロールゲート３７
が形成されている。
リセルの平面図である図６（Ａ）によれば、この不揮発
性メモリセルは第１導電型の基板（Ｐ型）３１の表面部
に第２導電型（Ｎ+ 型）のソース３２と、ドレイン３３
と、それらの間のチャンネル領域３４とを含むアクティ
ブ領域３５が形成されている。前記したフローティング
ゲート３６が第１導電型の基板３１表面上でソース３２
とドレイン３３との間にわたって形成され、そのフロー
ティングゲート３６の表面上にコントロールゲート３７
が形成されている。
【００３１】ここでの特異事項は、前述したようにフロ
ーティングゲート３の逆Ｔ字形状の突条の延長方向がは
コントロールゲート３７の延長方向と直交するように、
且つアクティブ領域３５の延長方向とは同一の方向に形
成されるということである。
ーティングゲート３の逆Ｔ字形状の突条の延長方向がは
コントロールゲート３７の延長方向と直交するように、
且つアクティブ領域３５の延長方向とは同一の方向に形
成されるということである。
【００３２】図６（Ｂ）は（Ａ）のＡ−Ａ’線上の断面
図であり、第１導電型の基板１の表面内に第２導電型の
ソース３２とドレイン３３が一定間隔を置いて形成さ
れ、ソース３２とドレイン３３との間に位置した基板３
１の領域はチャンネル領域３４になる。ゲート絶縁膜３
８は基板３１の表面上でソース３２とドレイン３３との
間にわたって形成される。つまり、ゲート絶縁膜３８の
両側縁部はそれぞれソース３２及びドレイン３３の一部
に重なる。ゲート絶縁膜３８上にはフローティングゲー
ト３６、キャパシタ絶縁膜３９、及びコントロールゲー
ト３７が順次形成される。
図であり、第１導電型の基板１の表面内に第２導電型の
ソース３２とドレイン３３が一定間隔を置いて形成さ
れ、ソース３２とドレイン３３との間に位置した基板３
１の領域はチャンネル領域３４になる。ゲート絶縁膜３
８は基板３１の表面上でソース３２とドレイン３３との
間にわたって形成される。つまり、ゲート絶縁膜３８の
両側縁部はそれぞれソース３２及びドレイン３３の一部
に重なる。ゲート絶縁膜３８上にはフローティングゲー
ト３６、キャパシタ絶縁膜３９、及びコントロールゲー
ト３７が順次形成される。
【００３３】図６（Ｃ）は（Ａ）のＢ−Ｂ’線上の断面
図である。図６（Ｃ）によれば、第１導電型の基板３１
内には各セルごとに隣接するセルとの電気的隔離のため
の２つのチャンネルストップ領域４０ａ、４０ｂが形成
される。２つのチャンネルストップ領域４０ａ、４０ｂ
の間の幅はアクティブ領域３５の幅となる。ゲート絶縁
膜３８は基板３１の表面上で２つのチャンネルストップ
領域４０ａ、４０ｂにわたって形成される。つまり、ゲ
ート絶縁膜３８の両側縁部はチャンネルストップ領域４
０ａ、４０ｂの一部に重なる。ゲート絶縁層３８の表面
上にはフローティングゲート３６、キャパシタ絶縁層３
９、及びコントロールゲート３７が順次形成される。
図である。図６（Ｃ）によれば、第１導電型の基板３１
内には各セルごとに隣接するセルとの電気的隔離のため
の２つのチャンネルストップ領域４０ａ、４０ｂが形成
される。２つのチャンネルストップ領域４０ａ、４０ｂ
の間の幅はアクティブ領域３５の幅となる。ゲート絶縁
膜３８は基板３１の表面上で２つのチャンネルストップ
領域４０ａ、４０ｂにわたって形成される。つまり、ゲ
ート絶縁膜３８の両側縁部はチャンネルストップ領域４
０ａ、４０ｂの一部に重なる。ゲート絶縁層３８の表面
上にはフローティングゲート３６、キャパシタ絶縁層３
９、及びコントロールゲート３７が順次形成される。
【００３４】上述したように、第２実施形態は第１実施
形態とほとんど同じであり、フローティングゲート３６
の逆Ｔ字形状の突条の延びる方向がアクティブ領域３５
の延長方向とは同一に、且つコントロールゲート３７の
延長方向とは直交するように形成される点が異なるだけ
である。したがって、製造工程も第１実施形態と同一な
ので、その説明を略する。
形態とほとんど同じであり、フローティングゲート３６
の逆Ｔ字形状の突条の延びる方向がアクティブ領域３５
の延長方向とは同一に、且つコントロールゲート３７の
延長方向とは直交するように形成される点が異なるだけ
である。したがって、製造工程も第１実施形態と同一な
ので、その説明を略する。
【００３５】
【発明の効果】以上説明したように、本発明の効果は以
下の通りである。 １．フローティングゲートがその断面形状が逆Ｔ字形状
であるので、コントロールゲートとの重なり面積が増加
する。従って、効果的にフローティングゲートとコント
ロールゲートとの重畳キャパシタＣ１の値が増加し、さ
らにキャパシタの結合比ＣＣが増加する。また、キャパ
シタＣ１の所望する表面積は突条の高さＨを調節するこ
とにより容易に得られる。 ２．チャンネル領域の長さとは無関係に、キャパシタの
所望する表面積が得られるので、チャンネル領域の短い
ＭＯＳトランジスタを含む不揮発性メモリセルに有利に
適用することができる。
下の通りである。 １．フローティングゲートがその断面形状が逆Ｔ字形状
であるので、コントロールゲートとの重なり面積が増加
する。従って、効果的にフローティングゲートとコント
ロールゲートとの重畳キャパシタＣ１の値が増加し、さ
らにキャパシタの結合比ＣＣが増加する。また、キャパ
シタＣ１の所望する表面積は突条の高さＨを調節するこ
とにより容易に得られる。 ２．チャンネル領域の長さとは無関係に、キャパシタの
所望する表面積が得られるので、チャンネル領域の短い
ＭＯＳトランジスタを含む不揮発性メモリセルに有利に
適用することができる。
【図１】 （Ａ）は従来の不揮発性メモリセルの断面図
であり、（Ｂ）は（Ａ）のＡ−Ａ’線上の断面図であ
り、（Ｃ）は（Ａ）のＢ−Ｂ’線上の断面図である。
であり、（Ｂ）は（Ａ）のＡ−Ａ’線上の断面図であ
り、（Ｃ）は（Ａ）のＢ−Ｂ’線上の断面図である。
【図２】 従来の不揮発性メモリセルの静電容量等価回
路図である。
路図である。
【図３】 本発明の概念図である。
【図４】 （Ａ）は本発明の第１実施形態による不揮発
性メモリセルの平面図であり、（Ｂ）は（Ａ）のＡ−
Ａ’線上の断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ’線
上の断面図である。
性メモリセルの平面図であり、（Ｂ）は（Ａ）のＡ−
Ａ’線上の断面図であり、（Ｃ）は（Ａ）のＢ−Ｂ’線
上の断面図である。
【図５】 本発明の第１実施形態による不揮発性メモリ
セルの製造工程を示す断面図である。
セルの製造工程を示す断面図である。
【図６】 （Ａ）は本発明の第２実施形態による不揮発
性メモリセルの平面図であり、（Ｂ）は（Ａ）のＡー
Ａ’線上の断面図であり、（Ｃ）は（Ａ）のＢーＢ’線
上の断面図である。
性メモリセルの平面図であり、（Ｂ）は（Ａ）のＡー
Ａ’線上の断面図であり、（Ｃ）は（Ａ）のＢーＢ’線
上の断面図である。
１１、２１、３１ 基板 １２、２９、３２ ソース １３、３０、３３ ドレイン １４、３４ チャンネル領域 １５、３５ アクティブ領域 １６、３６ フローティングゲート １７、３７ コントロールゲート １８、３８ ゲート絶縁膜 １９、３９ 絶縁膜 ２０ａ、２０ｂ、４０ａ、４０ｂ チャンネルストップ
領域 ２２ 第１絶縁層 ２３ 第１導電体層 ２４ 第１マスク ２４ａ オープン領域 ２５ 第２導電体層 ２６ 第２絶縁層 ２７ 第３導電体層 ２８ 第２マスク
領域 ２２ 第１絶縁層 ２３ 第１導電体層 ２４ 第１マスク ２４ａ オープン領域 ２５ 第２導電体層 ２６ 第２絶縁層 ２７ 第３導電体層 ２８ 第２マスク
Claims (7)
- 【請求項１】 第１導電型の基板と、 前記第１導電型の基板表面内に位置し、第２導電型のソ
ース、ドレイン、及びソースとドレインとの間に位置し
たチャンネル領域を含むアクティブ領域と、 前記基板の表面上でソースとドレインとの間にわたって
形成され、中央に突条を形成させて断面が逆Ｔ字形状と
されたフローティングゲートと、 前記逆Ｔ字形状を有するフローティングゲートの突条を
形成させた側の表面上に形成されるコントロールゲート
とを有することを特徴とする不揮発性メモリセル。 - 【請求項２】 基板とフローティングゲートとの間に形
成され、電子のトンネリングが可能となるように、薄い
厚さを有するゲート絶縁層と、 フローティングゲートとコントロールゲートとの間に形
成され、それらを互いに絶縁させるキャパシタ絶縁層と
がさらに備えられることを特徴とする請求項１記載の不
揮発性メモリセル。 - 【請求項３】 逆Ｔ字形状を有するフローティングゲー
トの突条の高さ（Ｈ）はコントロールゲートとフローテ
ィングゲートとの間の所望するキャパシタンス値を得る
ために調節されることを特徴とする請求項１記載の不揮
発性メモリセル。 - 【請求項４】 第１導電型の基板と、 前記第１導電型の基板表面内に位置し、第２導電型のソ
ース、ドレイン、及びソースとドレインとの間に位置し
たチャンネル領域を含むアクティブ領域と、 前記基板の表面上でソースとドレインとの間にわたって
形成され、アクティブ領域の延長方向と同一方向に突条
を形成させた断面が逆Ｔ字形状とされたフローティング
ゲートと、 前記断面形状が逆Ｔ字形状のフローティングゲートの表
面上に形成され、アクティブ領域と直交するように配置
されるコントロールゲートとを有することを特徴とする
不揮発性メモリセル。 - 【請求項５】 第１導電型の基板と、 前記第１導電型の基板表面内に位置し、第２導電型のソ
ース、ドレイン、及びソースとドレインとの間に位置し
たチャンネル領域を含むアクティブ領域と、 前記基板の表面上でソースとドレインとの間にわたって
形成され、アクティブ領域の延長方向に対して直交する
方向に突条を有する断面が逆Ｔ字形状とされたフローテ
ィングゲートと、 前記フローティングゲートの表面上に形成され、アクテ
ィブ領域の延長方向と直交するように配置されるコント
ロールゲートとを有することを特徴とする不揮発性メモ
リセル。 - 【請求項６】 第１導電型の基板上にゲート絶縁層とし
ての第１絶縁層と、第１絶縁層を順次形成するステップ
と、 オープン領域を有する第１マスクで第１導電型の表面上
を覆うステップと、 第２導電体層を第１マスクの表面上及びオープン領域内
に形成したうえ、第１マスクの表面までエッチバックし
て前記オープン領域内に第２導電体パターンを形成する
ステップと、 前記第１マスクを除去し、第２導電体層パターンと露出
した第１導電体層の表面上に第２絶縁層と第３導電体層
を順次形成するステップと、 第１マスクのオープン領域よりは広い幅を有する第２マ
スクで第２導電体層パターンの上側に位置した第３導電
体層上を覆った後、第３導電体層と第２絶縁層及び第１
導電体層を一緒にパターニングして第１導電体パターン
とキャパシタ絶縁層としての第１絶縁体パターン及びコ
ントロールゲートとしての第３導電体パターンを形成す
るステップと、 第３導電体パターンをイオン注入マスクとして使用し
て、第２導電型の不純物を基板内に注入して基板の表面
内に一定間隔を置いてソースとドレインとしての不純物
拡散領域を形成するステップとを備えることを特徴とす
る不揮発性メモリセルの製造方法。 - 【請求項７】 第１絶縁層は、電子のトンネリングが可
能となるように充分薄い厚さを有することを特徴とする
請求項６記載の不揮発性メモリセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950056312A KR0179163B1 (ko) | 1995-12-26 | 1995-12-26 | 비휘발성 메모리 셀 및 그 제조방법 |
| KR56312/1995 | 1995-12-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186257A true JPH09186257A (ja) | 1997-07-15 |
Family
ID=19444270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8179854A Pending JPH09186257A (ja) | 1995-12-26 | 1996-06-21 | 不揮発性メモリセル及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5923976A (ja) |
| JP (1) | JPH09186257A (ja) |
| KR (1) | KR0179163B1 (ja) |
| DE (1) | DE19617632C2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093327A (ja) * | 2004-09-22 | 2006-04-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2007521653A (ja) * | 2003-06-20 | 2007-08-02 | サンディスク コーポレイション | 垂直方向の突起部を有するフローティングゲート構造 |
| JP2008513999A (ja) * | 2004-09-17 | 2008-05-01 | フリースケール セミコンダクター インコーポレイテッド | フローティングゲートメモリセルの書き込み及び消去構造、及び同構造を形成する方法 |
| US7508026B2 (en) | 2005-06-08 | 2009-03-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device having a two-layer gate electrode transistor and method of manufacturing the device |
| JP2013051425A (ja) * | 2006-03-31 | 2013-03-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100192551B1 (ko) * | 1996-05-16 | 1999-06-15 | 구본준 | 반도체 메모리 소자 및 그의 제조방법 |
| US6166409A (en) * | 1996-09-13 | 2000-12-26 | Alliance Semiconductor Corporation | Flash EPROM memory cell having increased capacitive coupling |
| US6323514B1 (en) * | 1999-07-06 | 2001-11-27 | Micron Technology, Inc. | Container structure for floating gate memory device and method for forming same |
| US6762092B2 (en) * | 2001-08-08 | 2004-07-13 | Sandisk Corporation | Scalable self-aligned dual floating gate memory cell array and methods of forming the array |
| KR100398579B1 (ko) * | 2001-10-30 | 2003-09-19 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 제조방법 |
| US6894930B2 (en) | 2002-06-19 | 2005-05-17 | Sandisk Corporation | Deep wordline trench to shield cross coupling between adjacent cells for scaled NAND |
| US6562682B1 (en) * | 2002-09-12 | 2003-05-13 | Macronix International Co., Ltd. | Method for forming gate |
| US6908817B2 (en) * | 2002-10-09 | 2005-06-21 | Sandisk Corporation | Flash memory array with increased coupling between floating and control gates |
| CN1324693C (zh) * | 2003-07-24 | 2007-07-04 | 旺宏电子股份有限公司 | 闪存的制造方法 |
| US7221008B2 (en) * | 2003-10-06 | 2007-05-22 | Sandisk Corporation | Bitline direction shielding to avoid cross coupling between adjacent cells for NAND flash memory |
| US7183153B2 (en) | 2004-03-12 | 2007-02-27 | Sandisk Corporation | Method of manufacturing self aligned non-volatile memory cells |
| JP2005277035A (ja) * | 2004-03-24 | 2005-10-06 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US7094645B2 (en) * | 2004-09-17 | 2006-08-22 | Freescale Semiconductor, Inc. | Programming and erasing structure for a floating gate memory cell and method of making |
| US7416956B2 (en) * | 2004-11-23 | 2008-08-26 | Sandisk Corporation | Self-aligned trench filling for narrow gap isolation regions |
| US7381615B2 (en) | 2004-11-23 | 2008-06-03 | Sandisk Corporation | Methods for self-aligned trench filling with grown dielectric for high coupling ratio in semiconductor devices |
| CN100346471C (zh) * | 2004-12-16 | 2007-10-31 | 旺宏电子股份有限公司 | 闪存存储元件的制造方法 |
| US7482223B2 (en) | 2004-12-22 | 2009-01-27 | Sandisk Corporation | Multi-thickness dielectric for semiconductor memory |
| JP4642543B2 (ja) * | 2005-05-09 | 2011-03-02 | 東京エレクトロン株式会社 | 周縁露光装置、塗布、現像装置及び周縁露光方法 |
| JP2007005380A (ja) * | 2005-06-21 | 2007-01-11 | Toshiba Corp | 半導体装置 |
| US7541240B2 (en) * | 2005-10-18 | 2009-06-02 | Sandisk Corporation | Integration process flow for flash devices with low gap fill aspect ratio |
| KR100667649B1 (ko) * | 2005-12-22 | 2007-01-12 | 삼성전자주식회사 | 비휘발성 메모리 장치의 제조 방법 |
| US20080074920A1 (en) * | 2006-09-21 | 2008-03-27 | Henry Chien | Nonvolatile Memory with Reduced Coupling Between Floating Gates |
| WO2008036484A2 (en) * | 2006-09-21 | 2008-03-27 | Sandisk Corporation | Nonvolatile memory with reduced coupling between floating gates |
| US7615445B2 (en) | 2006-09-21 | 2009-11-10 | Sandisk Corporation | Methods of reducing coupling between floating gates in nonvolatile memory |
| US20080160680A1 (en) * | 2006-12-28 | 2008-07-03 | Yuan Jack H | Methods of fabricating shield plates for reduced field coupling in nonvolatile memory |
| US20080157169A1 (en) * | 2006-12-28 | 2008-07-03 | Yuan Jack H | Shield plates for reduced field coupling in nonvolatile memory |
| US7732275B2 (en) * | 2007-03-29 | 2010-06-08 | Sandisk Corporation | Methods of forming NAND flash memory with fixed charge |
| US7495282B2 (en) * | 2007-01-12 | 2009-02-24 | Sandisk Corporation | NAND memory with virtual channel |
| US7619926B2 (en) * | 2007-03-29 | 2009-11-17 | Sandisk Corporation | NAND flash memory with fixed charge |
| WO2008088654A1 (en) * | 2007-01-12 | 2008-07-24 | Sandisk Corporation | Nand memory with dual control gates having fixed charge layer below control gates |
| US7745285B2 (en) | 2007-03-30 | 2010-06-29 | Sandisk Corporation | Methods of forming and operating NAND memory with side-tunneling |
| JP2009094170A (ja) | 2007-10-04 | 2009-04-30 | Nec Electronics Corp | 不揮発性半導体メモリ及びその製造方法 |
| JP2009135373A (ja) * | 2007-12-03 | 2009-06-18 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8258564B2 (en) * | 2008-04-17 | 2012-09-04 | Qimonda Ag | Integrated circuit with floating-gate electrodes including a transition metal and corresponding manufacturing method |
| CN102084463B (zh) * | 2008-07-09 | 2013-10-16 | 桑迪士克科技股份有限公司 | 浮置栅极之上的电介质盖 |
| US7915124B2 (en) * | 2008-07-09 | 2011-03-29 | Sandisk Corporation | Method of forming dielectric layer above floating gate for reducing leakage current |
| US7919809B2 (en) * | 2008-07-09 | 2011-04-05 | Sandisk Corporation | Dielectric layer above floating gate for reducing leakage current |
| US8207036B2 (en) * | 2008-09-30 | 2012-06-26 | Sandisk Technologies Inc. | Method for forming self-aligned dielectric cap above floating gate |
| US9728410B2 (en) | 2014-10-07 | 2017-08-08 | Nxp Usa, Inc. | Split-gate non-volatile memory (NVM) cell and method therefor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04364786A (ja) * | 1991-06-12 | 1992-12-17 | Toshiba Corp | 半導体記憶装置 |
| JPH0590610A (ja) * | 1991-09-30 | 1993-04-09 | Rohm Co Ltd | 不揮発性半導体記憶装置およびその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994873A (en) * | 1988-10-17 | 1991-02-19 | Motorola, Inc. | Local interconnect for stacked polysilicon device |
| US5111270A (en) * | 1990-02-22 | 1992-05-05 | Intel Corporation | Three-dimensional contactless non-volatile memory cell |
| US5089867A (en) * | 1991-05-06 | 1992-02-18 | Micron Technology, Inc. | High control gate/floating gate coupling for EPROMs, E2 PROMs, and Flash E2 PROMs |
| JPH05335588A (ja) * | 1992-05-28 | 1993-12-17 | Sony Corp | 不揮発性メモリー装置及び不揮発性メモリー装置の製造方法 |
| JP2682386B2 (ja) * | 1993-07-27 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5459091A (en) * | 1993-10-12 | 1995-10-17 | Goldstar Electron Co., Ltd. | Method for fabricating a non-volatile memory device |
| US5397725A (en) * | 1993-10-28 | 1995-03-14 | National Semiconductor Corporation | Method of controlling oxide thinning in an EPROM or flash memory array |
| US5413949A (en) * | 1994-04-26 | 1995-05-09 | United Microelectronics Corporation | Method of making self-aligned MOSFET |
| US5498560A (en) * | 1994-09-16 | 1996-03-12 | Motorola, Inc. | Process for forming an electrically programmable read-only memory cell |
| US5677216A (en) * | 1997-01-07 | 1997-10-14 | Vanguard International Semiconductor Corporation | Method of manufacturing a floating gate with high gate coupling ratio |
-
1995
- 1995-12-26 KR KR1019950056312A patent/KR0179163B1/ko not_active IP Right Cessation
-
1996
- 1996-05-02 DE DE19617632A patent/DE19617632C2/de not_active Expired - Fee Related
- 1996-06-21 JP JP8179854A patent/JPH09186257A/ja active Pending
-
1997
- 1997-03-17 US US08/819,211 patent/US5923976A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04364786A (ja) * | 1991-06-12 | 1992-12-17 | Toshiba Corp | 半導体記憶装置 |
| JPH0590610A (ja) * | 1991-09-30 | 1993-04-09 | Rohm Co Ltd | 不揮発性半導体記憶装置およびその製造方法 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007521653A (ja) * | 2003-06-20 | 2007-08-02 | サンディスク コーポレイション | 垂直方向の突起部を有するフローティングゲート構造 |
| JP2008513999A (ja) * | 2004-09-17 | 2008-05-01 | フリースケール セミコンダクター インコーポレイテッド | フローティングゲートメモリセルの書き込み及び消去構造、及び同構造を形成する方法 |
| JP2006093327A (ja) * | 2004-09-22 | 2006-04-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7705391B2 (en) | 2004-09-22 | 2010-04-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7960230B2 (en) | 2004-09-22 | 2011-06-14 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US8076711B2 (en) | 2004-09-22 | 2011-12-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US8318561B2 (en) | 2004-09-22 | 2012-11-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7508026B2 (en) | 2005-06-08 | 2009-03-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device having a two-layer gate electrode transistor and method of manufacturing the device |
| JP2013051425A (ja) * | 2006-03-31 | 2013-03-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19617632A1 (de) | 1997-07-03 |
| KR970054231A (ko) | 1997-07-31 |
| KR0179163B1 (ko) | 1999-03-20 |
| US5923976A (en) | 1999-07-13 |
| DE19617632C2 (de) | 2001-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09186257A (ja) | 不揮発性メモリセル及びその製造方法 | |
| US6764905B2 (en) | Method of manufacturing a scalable flash EEPROM memory cell with floating gate spacer wrapped by control gate | |
| US6291297B1 (en) | Flash memory cell with self-aligned gates and fabrication process | |
| KR100546401B1 (ko) | 자기정렬된 전하트랩층을 포함하는 반도체 메모리 소자 및그 제조방법 | |
| KR100481871B1 (ko) | 플로팅 게이트를 갖는 비휘발성 기억 셀 및 그 형성방법 | |
| JP3177745B2 (ja) | 三次元無接点不揮発性メモリセル及びその製造方法 | |
| JP3788552B2 (ja) | 分割ゲートフラッシュメモリーセル構造 | |
| KR100251981B1 (ko) | 비휘발성 반도체 메모리 및 그의 제조방법 | |
| US20040130947A1 (en) | Flash memory with trench select gate and fabrication process | |
| US5583066A (en) | Method of fabricating nonvolatile semiconductor memory element having elevated source and drain regions | |
| US6313498B1 (en) | Flash memory cell with thin floating gate with rounded side wall, and fabrication process | |
| KR970003845B1 (ko) | 이이피롬 프래쉬 메모리 셀, 메모리 디바이스 및 그 제조방법 | |
| EP1506573B1 (en) | Manufacturing method for ultra small thin windows in floating gate transistors | |
| KR20030059711A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| KR100261996B1 (ko) | 플래쉬 메모리 셀 및 그의 제조방법 | |
| US6958510B2 (en) | Process for fabricating a dual charge storage location memory cell | |
| KR100546379B1 (ko) | 자기 정렬 방식에 의한 로컬 소노스형 비휘발성 메모리소자 및 그 제조방법 | |
| KR20010084627A (ko) | 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 | |
| JP3732522B2 (ja) | 分割フローティングゲートを有する半導体構成素子 | |
| KR930008081B1 (ko) | 싱글 폴리 이이피롬 셀 및 그 제조방법 | |
| KR100210857B1 (ko) | 비휘발성 메모리소자 및 그 제조방법 | |
| KR100267768B1 (ko) | 비휘발성 메모리 소자의 제조방법 | |
| KR100261187B1 (ko) | 불휘발성 메모리 소자 및 그 제조방법 | |
| KR100214470B1 (ko) | 이이피롬 셀의 제조방법 | |
| KR20000039091A (ko) | 플레쉬 메모리장치 및 그의 제조방법 |