CN102084463B - 浮置栅极之上的电介质盖 - Google Patents

浮置栅极之上的电介质盖 Download PDF

Info

Publication number
CN102084463B
CN102084463B CN2009801263209A CN200980126320A CN102084463B CN 102084463 B CN102084463 B CN 102084463B CN 2009801263209 A CN2009801263209 A CN 2009801263209A CN 200980126320 A CN200980126320 A CN 200980126320A CN 102084463 B CN102084463 B CN 102084463B
Authority
CN
China
Prior art keywords
floating grid
grid
dielectric cap
described floating
hard mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009801263209A
Other languages
English (en)
Other versions
CN102084463A (zh
Inventor
达纳·李
亨利·钦
詹姆斯·卡伊
塔卡西·W·奥里莫托
维诺德·R·普拉亚思
乔治·马塔米斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Delphi International Operations Luxembourg SARL
Original Assignee
SanDisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/170,327 external-priority patent/US7919809B2/en
Priority claimed from US12/170,321 external-priority patent/US7915124B2/en
Application filed by SanDisk Corp filed Critical SanDisk Corp
Publication of CN102084463A publication Critical patent/CN102084463A/zh
Application granted granted Critical
Publication of CN102084463B publication Critical patent/CN102084463B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种包括一组非易失性存储元件的存储器系统。特定的存储器单元在浮置栅极之上设置有电介质盖。在一个实施例中，该电介质盖位于浮置栅极和共形IPD层之间。该电介质盖降低了浮置栅极和控制栅极之间的漏电流。该电介质盖通过减弱浮置栅极顶部的电场强度将漏电流降低，且对于具备细干的浮置栅极，在不设置电介质盖的情况下，浮置栅极顶部的电场强度最强。

Description

浮置栅极之上的电介质盖
发明领域
本发明涉及非易失性存储器器件。
背景技术
半导体存储器器件在各种电子设备中使用的愈加广泛。举例来说，非易失性半导体存储器被应用在移动电话，数码相机，个人数字助理，移动计算装置，非移动性计算装置和其他装置中。电可擦写可编程只读存储器(EEPROM)和快闪存储器是应用最为广泛的非易失性半导体存储器。
典型的EEPROM和快闪存储器使用具有浮置栅极的存储器单元，该存储器单元的浮置栅极被设置在半导体衬底中的沟道区域之上。浮置栅极和沟道区域之间由电介质区域隔开。举例来说，该沟道区域被设置在源区和漏区之间的P阱中。控制栅极和浮置栅极之间由另一个电介质区域(栅极间电介质或多晶硅间电介质)隔开。存储器单元的阈值电压由被保持在浮置栅极上的电荷量控制。这就是说，浮置栅极上的电荷水平决定了为使在存储器单元被打开以允许源区和漏区之间导通之前必须被施加在控制栅极上的最小电压。
一些EEPROM和快闪存储器器件具有被用来存储两个电荷范围的浮置栅极，因此，该存储器单元可在两个状态之间被编程/擦除(例如，二进制存储器单元)。多数位或多状态快闪存储器单元通过在器件中区别多个不同的阈值电压范围来实现。每一个不同的阈值电压范围对应着为数据位组的预设定的值。为了在多状态单元中实现合适的数据存储，阈值电压水平的多个范围之间应有足够的间隔，以使得该存储器单元水平可确定地被读取、编程、或擦除。
在编程典型快闪存储器期间时，编程电压被施加到控制栅极，且位线被接地。由于控制栅极和浮置栅极之间的电容耦合，被施加在控制栅极上的编程电压耦合于引发浮置栅极电压的浮置栅极。浮置栅极电压使得电子由沟道被注入浮置栅极中。当电子在浮置栅极内积聚时，该浮置栅极被负充电且相对于控制栅极的存储器单元的阈值电压被升高。为了保持存储器单元的编程状态，浮置栅极上的电荷需要随时间的变化而被保持。但是，电荷经由多晶硅间电介质从浮置栅极漏至控制栅极是可能的，这被称作漏电流。
在最近的快闪存储器技术中，短编程/擦除时间和低工作电压是需要被克服以实现高速、高密度和低功率工作的主要障碍。因此，越来越需要加强存储器浮置栅极和控制栅极之间的电容耦合，且同时抑制电子从浮置栅极逃逸出至控制栅极。影响耦合比的控制栅极至浮置栅极电容取决于两个栅极之间的多晶硅间电介质(IPD)的厚度和IPD的相对电容率或介电常数，K。一种实现高耦合率的技术是使用薄IPD。但是，如果IPD过于薄，漏电流会变得过大。
随着非易失性存储器结构变小，漏电流成为更大的问题。漏电流问题的一个起因是当电压被施加到控制栅极时IPD内不同部分上出现的电场的强度。具体来说，IPD的确定区域内的电场被加强，其会导致更大的漏电流。参见图1A，IPD 106内靠近浮置栅极102和控制栅极104的尖角处的电场最强。在圈出的IPD 106的角附近的区域，电场的幅度和1/A成比例，其中A是浮置栅极102的角的曲率半径。要注意的是尖角对应着很小的曲率半径，因此对应着很强的电场。
为了降低IPD 106内在浮置栅极102拐角的电场强度，浮置栅极102顶部的曲率半径可被增大，如图1B所示。要注意这也改变了控制栅极104的曲率。通过降低电场强度，漏电流被降低。但是，为了继续降低器件结构的尺寸，需要减小浮置栅极102的宽度，如图1C所示。要注意多晶硅浮置栅极102的倒圆完全延伸遍及图1C中浮置栅极102的顶部。可行的浮置栅极102的倒圆的量受限于浮置栅极的宽度。即，最大可行曲率半径(A)受限于浮置栅极102的半宽度。要注意如果继续降低浮置栅极102的宽度(2A)，也继续降低了最大可行曲率半径。因此，随着存储器单元的特征尺寸被继续降低，IPD 106内的电场强度以及所导致的漏电流变得越来越难以处理。
一种降低电场的技术是用高介电常数薄膜形成IPD 106。但是，这样的薄膜难于加工因此并不可取。举例来说，顺电材料的介电常数通常为二氧化硅的介电常数的至少两个数量级之上，但几个问题限制了其被用作栅极电介质。其中的一个问题是氧扩散。在和半导体制造相关的高温工艺中，氧从IPD106扩散至IPD 106与夹置IPD 106的浮置栅极102和控制栅极104的界面，由此形成了不被期望的氧化层，其降低了电介质系统的总电容。因此，高介电常数顺电材料的效应被削弱。
金属氧化物也被提议作为快闪存储器器件的高K材料。金属氧化物，特别是氧化铝(Al2O3)，具备低漏电流。此外，金属氧化物具备对于工艺集成的高温耐受性。但是，由于被沉积的高介电金属氧化物具备非化学计量的成分，其更易于在电介质块内以及在电介质/半导体界面上出现大的电子缺陷或阱。这些缺陷或阱增强了通过电介质的导通并降低了电介质的击穿强度。
另一种降低IPD中电场的技术是增加IPD 106的厚度。但是，增加IPD106的厚度通常会降低浮置栅极102和控制栅极106之间的电容耦合，基于前述理由这是不可取的。总体来说，增加IPD 106的厚度在曲率半径小于IPD106的厚度时或在IPD 106的厚度接近存储器单元的尺寸(“特征尺寸“)时容易失败。
发明内容
根据本公开的实施例，大致说来，是关于非易失性存储器单元和制造存储器单元的技术。该存储器单元在浮置栅极上有电介质盖。在一个实施例中，该电介质盖处在浮置栅极和共形IPD层之间。该电介质盖降低了浮置栅极和控制栅极之间的漏电流。电介质盖通过降低浮置栅极顶部的电场强度实现了这一降低，而在没有电介质盖的情况下，对于具有细干(narrow stem)的浮置栅极，在浮置栅极顶部电场强度为最强。
另一个实施例是制造非易失性存储元件的方法。该方法包括形成具有顶部和至少两个侧部的浮置栅极。在浮置栅极顶部形成电介质盖。在浮置栅极的至少两个侧部周围以及电介质盖顶部之上形成栅极间电介质层。在浮置栅极的顶部之上形成控制栅极，栅极间电介质层将控制栅极和浮置栅极隔开。
一方面，形成电介质盖包括在浮置栅极顶部内注入氧且加热该浮置栅极以由注入的氧和形成浮置栅极的硅形成电介质盖。
这些以及其他的目的和优点将从以下的说明书显得更加清晰，在说明书中结合附图阐述了多种实施例。
附图说明
图1A、图1B和图1C示出了不同浮置栅极/控制栅极界面的结构。
图2是示出三个NAND串的电路图。
图3示出了一种非易失性存储器器件的结构。
图4A和4B为存储器单元阵列的一部分的平面图。
图5为描述制造非易失性存储器单元阵列的工艺的一个实施例的流程图。
图6A-6J示出了处于图5中描述的工艺中不同阶段的非易失性存储器单元阵列的一部分。
图7为示出非易失性存储元件的不同构造的电场的曲线图。
图8A为描述制造非易失性存储器单元阵列的工艺的一个实施例的流程图。
图8B为描述制造非易失性存储器单元阵列的工艺的一个实施例的流程图。
图8C为描述制造非易失性存储器单元阵列的工艺的一个实施例的流程图。
图9A、图9B、图9C、图9D和图9E示出了处于图8A中制造工艺中不同阶段的非易失性存储元件。
图9F和图9G示出了处于图8B中制造工艺中一个阶段的非易失性存储元件。
图9H和图9I示出了处于图8C中制造工艺中不同阶段的非易失性存储元件。
图10为一种非易失性存储器系统的框图。
图11为示出存储器阵列的一个实施例的框图。
图12为示出感测块的一个实施例的框图。
具体实施方式
快闪存储器系统的一个示例采用了NAND结构，其包括在两个选择栅极之间串联设置多个浮栅晶体管。串联的晶体管和选择栅极被标示为NAND串。采用NAND结构的快闪存储器系统的典型结构包括若干个NAND串。举例来说，图2示出了具有更多NAND串的存储器阵列中的3个NAND串202、204以及206。图2中示出的每个NAND串包括2个选择晶体管和4个存储器单元。示例性地，NAND串包括选择晶体管220和230，以及存储器单元222、224、226和228。NAND串204包括选择晶体管240和250，以及存储器单元242、244、246和248。每个NAND串由选择晶体管(例如选择晶体管230和选择晶体管250)连接至源线。选择线SGS被用来控制源侧选择栅极。不同的NAND串由选择晶体管220、240等和各自的位线相连，所述选择晶体管由选择线SGD控制。在其他实施例中，选择线不一定共有。字线WL3连接到存储器222以及存储器242的控制栅极。字线WL2连接到存储器单元224、存储器单元244、以及存储器单元252的控制栅极。字线WL1连接到存储器单元226以及存储器单元246的控制栅极。字线WL0连接到存储器单元228以及存储器单元248的控制栅极。如图所示，每个位线和各自的NAND串包括存储器单元阵列的列。所述字线(WL3、WL2、WL1以及WL0)包括该阵列的行。
图3是一个NAND快闪存储器单元阵列的一部分的俯视图。该阵列包括位线350和字线352。要注意图3并未全部示出该快闪存储器单元的其余细节。
要注意NAND串中的存储器单元的数量可以多于或少于图2以及图3中示出的数量。举例来说，某些NAND串包括8个存储器单元、16个存储器单环、32个存储器单元、64个存储器单元、128个存储器单元等。此处的讨论并不限于NAND串中存储器单元的具体数量。此外，字线中的存储器单元的数量可以多于或少于图2以及图3中示出的数量。举例来说，字线可包括成千上万个存储器单元。此处的讨论并不受限于字线中的存储器单元的具体数量。
每个存储器单元可存储数据(模拟的或数字的)。在存储一位数字数据时，存储器单元的可行阈值电压的范围被划分为两个范围，各自对应逻辑数据“1”和“0”。在NAND型快闪存储器的一个示例中，该存储器单元被擦除后该阈值电压为负值，并被定义为逻辑“1”。编程后的阈值电压为正值，且被定义为逻辑“0”。当阈值电压为负值且通过在控制栅极上施加0电压而尝试读取时，该存储器单元被打开，这表明逻辑1正在被存储。当阈值电压为正值且通过在控制栅极上施加0电压而尝试读取时，该存储器单元不会被打开，这表明逻辑0被存储。
在存储多级数据时，可行阈值电压的范围被划分成数据的等级的数量。举例来说，如果存储了信息的四级(两位数据)，则将有四个阈值电压范围赋给数据值“11”、“10”、“01”和“00”。在一个NAND型存储器的示例中，该阈值电压在擦除操作后为负值且被定义为“11”。正的阈值电压被用在数据状态“10”、“01”和“00”上。如果存储信息(或状态)的8级(例如，对于3位数据)，则将有8个阈值电压范围赋给数据值“000”、“001”、“010”、“011”、“100”、“101”、“110”和“111”。
被编程入存储器单元的数据和该单元的阈值电压等级的具体关系取决于该单元中采用的数据编码方案。举例来说，在通过引用的方式整体合并于此的美国专利第6,222,762号和美国专利申请公开第2004/0255090号中描述了针对多状态快闪存储器单元的不同编码方案。在一个实施例中，适用Gray编码分配将数据赋值分配给阈值电压范围，这样当浮置栅极的阈值电压范围错误地被提升到其邻近的物理状态时，只有一个位会受影响。在一些实施例中，不同的字线采用的数据编码方案不同，数据编码方案可随着时间的变化而变化，或者随机的字线的数据位可被反置或进行其他方式的随机化以降低数据模式的灵敏度甚至存储器单元的损耗。
在以下美国专利/专利申请中提供了NAND型快闪存储器和其操作的相关示例，其都被通过引用的方式合并于此：美国专利第5,570,315号；美国专利第5,774,397号；美国专利第6,046,935号；美国专利第6,456,528号；和美国专利申请公开第US2003/0002348号。此处的讨论可被应用于除NAND之外的其他类型的快闪存储器上，并可适用于其他类型的非易失性存储器。举例来说，下列专利描述了NOR型快闪存储器，并被通过引用的方式整体合并于此：美国专利第5,095,344号，第5,172,338号；第5,890,192号和第6,151,248号。
图4A和图4B为非易失性存储器元件阵列的一部分的一个实施例中的二维框图。图4A示出了沿图3中剖面线A-A截开的横截面(沿字线的横截面)。图4B示出了沿图3中剖面线B-B截开的横截面(沿位线的横截面图)。图4A和4B中的存储器单元包括三个阱(图中未示出)，其包括P型衬底、N型阱和P型阱。在P型阱中为N+扩散区444，其作为源区/漏区。N+扩散区被标示为源区或漏区具有任意性；因此，该源/漏区444可被认为是源区、漏区、或两者皆是。在NAND串中，源/漏区444是某存储器单元的源区且为相邻存储器单元的漏区。
源/漏区444之间是沟道446。在沟道446之上是第一电介质区410，或被称作栅极氧化物层。在一个实施例中，电介质层410为SiO2。也可使用其他的电介质材料。在电介质层410上是浮置栅极412。该浮置栅极，在和读取或旁路通过相关的低电压运行状态中，被电介质层410电绝缘/隔离于沟道446。浮置栅极412典型地由掺杂有n型掺杂剂的多晶硅制造；但也可以采用诸如金属的其他导体材料。浮置栅极412之上是电介质盖408。在该浮置栅极412顶部之上和侧部周围是第二电介质层406，其被标示为IPD 406。在IPD 406上是多晶硅控制栅极404。该控制栅极404可包括附加的硅化钨(WSi)和氮化硅(SiN)层。硅化钨层为低电阻层，而SiN层为绝缘体。
电介质层410、浮置栅极412、电介质盖408、IPD406和控制栅极404构成浮置栅极叠层。存储器单元阵列将具有很多这样的栅极叠层。在其他实施例中，浮置栅极叠层的数量可以多于或少于图4A和4B中描绘的部件；但浮置栅极叠层之所以如此命名是因为其包括浮置栅极以及其他部件。
参见图4A，浅沟槽隔离(STI)结构407提供了存储器单元串之间的电绝缘。特别地，STI 407将一个NAND串的源/漏区(图4A中未描绘)和下一个NAND串的源/漏区相隔开。在一个实施例中，该STI 407中填充有SiO2。
在图4A和图4B中，浮置栅极为“颠倒的T”的形状。即，该浮置栅极具有基部412b和干412a。该颠倒的T形状有利于增加浮置栅极412和控制栅极404对应的部分的面积，而同时允许该浮置栅极412被紧凑地间隔设置。在此示例中，浮置栅极沿字线的横截面为颠倒的T的形状。在另一实施例中，该颠倒的T的形状在沿位线的横截面上。举例来说，图4B中的浮置栅极将具备颠倒的T的形状。然而，浮置栅极并不被要求呈颠倒的T的形状。总体来说，任意顶部和侧部被IPD和控制栅极隔离开的浮置栅极可受益于设置在该浮置栅极顶部之上的电介质盖。但是，在至少一个方向上宽度较窄的浮置栅极更易发生IPD中高电场的问题，因此在更大程度上受益于电介质盖。
并不要求浮置栅极412的干412a具有如图4A所示的相对均匀的宽度。在一个可替代实施例中，浮置栅极的干412a在电介质盖408附近较在靠近浮置栅极的基部412b处的底部要窄。
此处公开了用以减弱IPD 406中特定区域电场强度的技术。浮置栅极412之一包括标识为“顶电场”的箭头，其标示了位于浮置栅极412顶部之上的IPD 406中的电场。而标识为“角电场”的箭头标示了在浮置栅极412的顶角附近的IPD 406中的电场。在一些实施例中，浮置栅极412顶部的电场强度被电介质盖408减弱，使其弱于(或至少不大于)浮置栅极412的角部的电场强度。但是，并没有要求浮置栅极412的顶部的电场弱于浮置栅极412的角部的电场。举例来说，电介质盖408可以起作用以在某种程度上减弱浮置栅极412顶部的电场，但是并不必须将该电场减弱至弱于浮置栅极412的角部的电场。减弱浮置栅极顶部的电场强度可在不显著影响整体性能的同时减少总漏出电流。
图5是描述制造图4A和4B中的存储器单元的部分工艺的一个实施例的流程图。图6A-6J描绘了处于此工艺中不同阶段的存储器单元。图5中的工艺沿用了图4A至图4B以及图6A至图6J中的附图标记进行描述。图6A至6J示出图3沿线A-A的横截面。在此示例中，该浮置栅极在沿字线的横截面上看时较窄。然而，要注意此处讨论的原理适用于在沿位线的横截面上看时较窄，或者沿位线和字线的横截面上看时都较窄的浮置栅极。
此流程图并未描述所有的注入步骤，浮置栅极叠层之间的被刻蚀体积之间的空隙填充，或触点、金属化、通道和钝化的形成，以及其他本领域中已知的制造工艺的其他部分。存在很多种制造如本公开所述的存储器的方法，因此，发明人认为可以采用不同于图5中所示的各种方法。尽管快闪存储器芯片包括核心存储器和周边电路，图5中的工艺步骤只用来总体描述一种制造该核心存储器阵列的可能的工艺方法。
图5中步骤502包括在硅衬底602的顶部生长隧道氧化物层604。该隧道氧化物层604将被用来形成栅极电介质层410。在步骤504中，用来形成浮置栅极412的多晶硅层606使用CVD、PVD、ALD或其他合适的方法沉积在氧化物层604之上。在步骤505中，第二氧化物层608被生长在该多晶硅606顶部上。该第二氧化物层608将被用来形成电介质盖408。在步骤506中，SiN层被沉积在第二氧化物层608之上。该SiN层可通过诸如CVD的方法来沉积。在步骤508中，加入了光致抗蚀剂。示例性地，使用间隙壁工艺，界定非晶硅图案612。该硅图案612在步骤508中被转移到氮化物硬掩模610。步骤510包括通过各向异性等离子刻蚀(即，反应离子刻蚀)方法刻蚀氮化物硬掩模610。图6A中示出了步骤502-510的结果，其示出了硅衬底402、第一氧化物层604、多晶硅层606，第二氧化物层608、刻蚀后残留的氮化物硬掩模610以及非晶硅图案612。
在硬掩模层610被刻蚀后，光致抗蚀剂612在步骤512中被剥除，硬掩模层610可被用作刻蚀其下的层的掩模。步骤514包括刻蚀穿通第二氧化物层608和多晶硅606的一部分以形成浮置栅极412的干412a。该刻蚀可通过各向异性等离子刻蚀进行，其针对遇到的每个平面层具有合适的物理刻蚀和化学刻蚀的平衡。第二氧化物层608的刻蚀后剩下的部分将形成电介质盖408。在合适的深度停止多晶硅606的刻蚀的技术是本领域的公知技术。停止多晶硅刻蚀的示例性的技术可以在2007年12月19日提交的美国专利申请第11/960,485号(名称为“Enhanced Endpoint Detection in Non-VolatileMemory Array Fabrication(非易失性存储器阵列生产中的加强型终点检测)”)；和2007年12月19日提交的美国专利申请第11/960,498号(名称为“Composite Charge Storage Structure Formation In Non-Volatile MemoryUsing Etch Stop Technologies(使用刻蚀停止技术在非易失性存储器中形成复合电荷存储结构)”)中找到，两者都通过引用的方式被合并于此。步骤512-514的结果在图6B中示出，其示出了其上设置有电介质盖408的浮置栅极干412a的形成。
在步骤516中，生长诸如正硅酸乙酯(TEOS)的氧化物基间隙壁708。在一个实施例中，采用了各向同性沉积工艺。在步骤518中，该氧化物间隙壁708被刻蚀以在水平表面上而不是在垂直表面上去除该间隙壁。在一个实施例中，采用了各向异性刻蚀工艺以形成侧壁氧化物间隙壁708。结果在图6C中示出，其中氧化物间隙壁708被示出沿浮置栅极412的干412a以及电介质盖408的侧部。
在步骤516-518中或之后，浮置栅极干412a的末端可被氧化以在浮置栅极多晶硅的顶部形成“鸟嘴”。氧化浮置栅极多晶硅以使浮置栅极干412a顶部的角圆化。变动氧化的时间和化学可以使浮置栅极干412a的顶部弯曲成更大或更小的角度。图6J示出了顶部被位于浮置栅极412顶部的“鸟嘴”712圆化的浮置栅极。因为乌嘴712包括二氧化硅，其可能倾向为成为电介质。因此，在一个实施例中，鸟嘴712可被认为是电介质盖的一部分。要注意乌嘴712可能会影响浮置栅极的整体高度和干宽度。因此，这样的影响应该在之前的工艺流程中被预先补偿。
之后，在氧化物间隙壁708在适当位置时，形成了浅沟槽隔离沟槽。在步骤520中，当氧化物间隙壁708在适当位置时，多晶硅606的下部，第一氧化物层604和硅衬底602的上部被刻蚀。其结果在图6D中示出。在一个实施例中，该刻蚀为侵入衬底602大约0.2微米，以在NAND串之间生成浅沟槽隔离(STI)区域，其中该沟槽的底部在P阱的顶部之内。
在步骤522中，使用CVD、快速ALD或其他方法在该STI沟槽中填充隔离材料407至硬掩模610的顶部，该隔离材料例如为部分稳定氧化锆(PSZ)、SiO2(或其他合适的材料)。在步骤524中，采用化学机械抛光(CMP)或其他合适的工艺来抛平隔离材料407至达到SiN 610。步骤522-524的结果被示出在图6E中。
步骤526是回蚀STI隔离材料407和氧化物间隙壁708。步骤527是移除氮化物硬掩模610。这些步骤可以按照流程图中选项A或者选项B示出的任一顺序进行。先讨论选项A。在步骤526中，STI隔离材料407和氧化物间隙壁708被回蚀以准备沉积多晶硅层间电介质(IPD)。步骤526的结果在图6F中示出。
在步骤527中，SiN层610被剥离。选项A中此步骤的结果在图6G中示出。如果在回蚀后移除氮化物硬掩模610，则会使电介质盖408具有相对较平坦的顶部。
在选项B中，氮化物掩模610在回蚀STI材料407和氧化物间隙壁708(步骤526)之前被移除(步骤527)。使用选项B的结果在图6H中示出。如果在回蚀之前移除氮化物硬掩模610，则电介质盖408的顶部将相对圆化。当采用选项B时，刻蚀可能具有较小的水平分量且同时略微刻蚀氧化物盖408和形成浮置栅极干412a的多晶硅。因此，在此前的工艺中，浮置栅极干412a应被设定为较所最终期望的目标宽度要宽。
在步骤528中，生长或沉积多晶硅层间电介质(IPD)。该IPD可包括交替的氧化物和氮化物共形层。举例来说，采用氧化物-氮化物-氧化物(ONO)多晶硅层间电介质。在一个实施例中，该IPD包括氮化物-氧化物-氮化物-氧化物-氮化物。步骤528的结果在图6I中示出。要注意图6I中示出的电介质盖408为弯曲的，但该弯曲不是必须的。
在步骤530中，沉积了控制栅极(字线)。步骤530可包括沉积多晶硅层、硅化钨(WSi)层以及氮化硅(SiN)层。在形成控制栅极时，采用光刻生成垂直于NAND链的条状图案，以形成彼此隔离的字线。在步骤530中，采用诸如等离子刻蚀、离子铣、离子刻蚀等纯物理刻蚀工艺，或者其他合适的刻蚀工艺进行刻蚀，从而刻蚀各种层且形成单个字线。
在步骤532中，采用了注入工艺以生成N+源/区444。可采用砷或磷的注入。在一个实施例中，还采用了晕注入。在一些实施例中，施行了诸如快速热退火(RTA)的退火工艺。RTA的示例参数为在10秒内加热至1000摄氏度。
图4A示出了步骤532后，存储器阵列沿图3中剖面线A-A的横截面图，其采用了选项B来圆化电介质盖408的顶部。图4B示出了采用选项B在步骤532后，存储器阵列沿图3中剖面线B-B的横截面图。
有很多以上描述的结构和工艺的替代方案落入到本发明的精神内。在现行的NAND实施例中，一个替代方案是由在多种操作中相较于不同于现行的NMOS解决方案具有相反极性偏置条件的PMOS器件来制造存储器单元。在上述的示例中，衬底由硅制造。然而，也可采用其他本领域公知的材料，诸如砷化镓等。
图7为对于非易失性存储元件的不同构造，电场作为浮置栅极干宽度函数的曲线图。曲线702代表浮置栅极的顶部正上方的IPD内的电场，其中未采用电介质盖408，浮置栅极和图1C中示出的类似。该电场由模拟得出，且代表图1C中IPD内箭头“A”的尖端之上的一点。要注意当浮置栅极干的宽度变窄时，电场强度变强。此外，在干宽度降低到200A之下时电场强度大幅升高。
曲线704代表浮置栅极顶角的IPD内的电场，其中未采用电介质盖408，且浮置栅极和图1C中示出的类似。该电场由模拟得出，且代表图1C中IPD内双箭头“2A”的左侧或右侧上的一点。要注意当浮置栅极干宽度给定时，干的尖端的电场强度(曲线702)要大于干的角部的电场强度(曲线704)。
点706代表位于浮置栅极412的干412a的顶角的IPD 406内的电场(在图4A中标示为“角电场”)，其中采用半球形电介质盖408，其和图4A中示出的非易失性存储元件类似。该浮置栅极412的宽度为100A。
点708代表位于浮置栅极412的干412a的顶部的IPD 406内的电场(在图4A中标示为“顶部电场”)，其中采用半球形电介质盖408，其和图4A中示出的非易失性存储元件类似。要注意浮置栅极的尖端的电场强度(点708)要小于浮置栅极角部的电场强度(点706)。此外，由于干412a顶部的电场强度被降低，那个区域中漏电流的量被减少。
降低浮置栅极顶部的电场强度可显著降低整体漏电流而不明显影响整体性能。要注意尽管在IPD中加入了一些电介质材料，但电介质的总量并没有被增加太多。因此，浮置栅极和控制栅极之间的耦合没有被严重地影响。但曾经是该区域中最大问题的漏电流被降低了。
图8A为描述制造图4A和图4B中的存储器单元的工艺的一部分的一个实施例的流程图。图9A-9E示出了根据图8A中的工艺的形成的不同阶段。
图9A-9E示出了沿图3中剖面线A-A的横截面图。在此示例中，浮置栅极从沿字线截开的横截面上看时较窄。但是，注意此处讨论的原理适用于由沿位线截开的横截面上看较窄或由沿位线和字线截开的横截面上看时都较窄的浮置栅极。
在图8A的工艺中，电介质盖408通过在浮置栅极412顶部注入例如氧的材料，且通过诸如退火的工艺处理浮置栅极412以使被注入的氧和浮置栅极412的多晶硅生成电介质盖408。并不需要注入的材料为氧。在一个实施例中，注入的为氮。
图8A中的流程图并未示出形成浮置栅极412的初始步骤。此外，该流程图并未示出大部分的注入步骤，叠层之间的被刻蚀体积之间的空隙填充，或接触、金属化、通路、钝化的形成，以及其他本领域中公知的生产工艺的其他部分。存在很多种制造如本公开所述的存储器的方法，因此，发明人认为可以采用不同于图8A中所示的方法。尽管快闪存储器芯片包括核心存储器和周边电路，但图8A中的工艺步骤只用来总体描述一种制造该核心存储器阵列的可能的工艺方法。
步骤902是用来形成浮置栅极且沉积STI结构的材料。图9A示出了处在STI材料已经被沉积在浮置栅极412周围之后的阶段的两个存储器单元。具体地，图9A示出了在衬底402之上形成的两个浮置栅极412。在浮置栅极412和衬底402之间形成了栅极氧化物410。氮化物掩模910仍处在浮置栅极干412a之上。在衬底402中刻蚀形成了用于STI材料407的沟槽，且STI材料407填充了该沟槽并延伸至氮化物掩模610的顶部。到图9A所示为止的形成存储器单元的技术是众所周知的，因此将不作详细描述。
步骤904是在浮置栅极42顶表面注入材料的步骤，该被注入材料将作为籽材料以随后形成电介质盖408。在此实施例中，材料透过氮化物掩模910被注入。图9B示出了籽材料已被注入浮置栅极干412a的顶部且氮化物掩模仍然存在的存储器单元。随后的工艺中，该籽材料908将被处理(例如，通过加热)以形成电介质盖408。在一个实施例中，该籽材料为氧。氧可通过类似注入氧分隔(SIMOX)的技术来注入。SIMOX是通过注入高剂量的氧，且紧接着高温退火来来制造绝缘体上硅结构和衬底的技术。举例来说，SIMOX工艺将氧离子注入硅衬底内的期望深度，此注入通过选择合适的离子注入能量来实现。在离子注入后，进行退火以将氧离子和衬底中的硅转化为二氧化硅。通过使用SIMOX，被谨慎控制的二氧化硅层已被掩埋形成于硅衬底内。然而，SIMOX典型地被用来在衬底内一定的深度上形成被掩埋的二氧化硅层，而本技术在浮置栅极412的顶部形成了电介质盖408。
要注意籽材料908可通过对注入工艺的恰当控制透过SiN 910被注入。其深度和浓度可被氧的能量和剂量所控制。离子注入的能量控制深度。籽材料908的浓度可在垂直方向上是不均一的。举例来说，该分布可为大致的高斯分布。通过选择恰当的能量以注入材料，高斯分布的峰值可被形成在紧靠浮置栅极干412a的表面。
此后的一个或多个工艺步骤，例如在衬底402中注入离子之后的退火以形成源区/漏区，具有转化氧为二氧化硅的副作用。要注意并不必须增加转化籽材料908的步骤，尽管需要的话可以施加附加的步骤。
籽材料908不必须为氧。在另一个实施例中，该籽材料908为氮。此时，电介质盖408为SiN。在一个实施例中，籽材料908同时包括氧和氮。也可采用此外的其他籽材料。
在一个解决方案中，除籽材料908之外，控制材料被注入以控制电介质盖408的形成方式。控制材料可控制电介质盖408在退火中形成的速率。举例来说，氩可和氧一并被注入，以控制由籽材料908形成二氧化硅的速率。氩可增加二氧化硅的形成速率。在一个解决方案中，氩在诸如退火的步骤中被驱散，只有很少或没有氩残留。但是，在某些解决方案中，在形成存储器单元之后还可能残留部分氩。
在步骤906中，SiN掩模910被剥除。其结果在图9C中示出。在步骤908中，STI材料407被回蚀。其结果在图9D中示出，表明STI材料已经被回蚀到栅极电介质410的水平。
在步骤910中，生长或沉积多晶硅层间电介质(例如电介质406)。举例来说，采用氧化物-氮化物-氧化物(ONO)多晶硅层间电介质。沉积IPD的工艺可将浮置栅极412的材料加热至足够高的温度，以至少部分形成电介质盖408。举例来说，二氧化硅可开始由诸如的氧和形成浮置栅极412的硅形成。要注意的是部分注入的氧在形成IPD 406后可能残留在浮置栅极412中。此后的热工艺步骤可能将这部分氧转化为二氧化硅。图9E示出了步骤910之后的结果。在步骤410之后，可采用公知的步骤以形成控制栅极、源/漏区和存储器单元的其他特征。
在步骤912中，籽材料908被处理以由籽材料908和浮置栅极干412a顶部的多晶硅形成电介质盖408。在籽材料为氧的实施例中，对籽材料908的处理通过将籽材料908加热到足够高的稳定以由注入的氧和浮置栅极412的多晶硅形成SiO2来实现。注意一个或多个工艺步骤可实现此期望的效果。如前所述，形成IPD 406可至少部分实现对籽材料908的处理。
在形成源/漏区时施行的退火是处理籽材料908的工艺步骤的一个示例。因此，为达到其他目的而施行的工艺步骤也可用于处理籽材料以形成电介质盖408。典型地，通过在衬底中注入比如砷或磷的材料以形成源/漏区。在注入之后，进行退火工艺(例如，快速热退火(RTA))。RTA的示例参数为在10秒内加热至1000摄氏度。如此的RTA可将大部份籽材料(例如氧)转换为二氧化硅。但是，也可能有部分籽材料908残留。可通过其他不同的工艺步骤来处理这些残留的籽材料908。举例来说，侧壁氧化工艺可处理籽材料908以至少部分地形成电介质盖408。为了实现侧壁氧化，器件被放置在含有部分环境氧气的高温炉中，因此曝露的表面发生氧化，形成保护层。侧壁氧化也可被用来圆化浮置栅极和控制栅极的边缘。要注意侧壁氧化可在形成源/漏区之前施行。
图8B为描述制造图4A和4B的存储器单元的部分工艺的实施例的流程图。图8B中示出的工艺是图8A中示出工艺的替代工艺。图9F-9G，作为沿图3中线A-A截开的截面图，示出了根据图8B中工艺描述的初始步骤的形成的不同阶段。图9D-9E(已在图8A中示出的工艺讨论中加以描述)示出了形成的之后的阶段。在此示例中，浮置栅极从由沿字线截开的截面上看较窄。但是，要注意此处讨论的原理适用于从由位线截开的截面上看较窄或从由位线和字线截开的截面上看都窄的浮置栅极。
图8B示出的工艺由步骤902中浮置栅极和STI材料407的形成开始，这已经在涉及图8A时讨论过。此后，在步骤904中SiN掩模910被剥离。图9F示出了图8B中工艺在步骤904之后存储器单元的形成。
在步骤926中，电介质盖408的籽材料908被注入浮置栅极干412a的顶部。图9G示出了步骤926之后的结果。图926可能和图8A中的注入步骤904类似。但是，因为籽材料908是直接被注入浮置栅极412的多晶硅，而不是被穿过SiN掩模910注入，可在步骤926中使用较低的注入能量。在一个实施例中，所述籽材料为氧。在另一个实施例中，籽材料为氮。在一个实施例中，也注入了控制材料，比如氩。
步骤908是回蚀STI材料407，图9D中示出了其结果。步骤910是沉积IPD材料406，图9E中示出了其结果。在步骤912中，籽材料908被处理以由籽材料908和浮置栅极干412a的顶部的多晶硅形成电介质盖408。步骤912已经在涉及图8A时讨论过。
图8C为描述制造图4A和4B的存储器单元的部分工艺的实施例的流程图。图8C中示出的工艺是图8A和图8B的工艺的替代工艺。图9H-9I，作为沿图3中线A-A截开的截面图，示出了根据图8C中工艺描述的初始步骤的形成的不同阶段。图9D-9E(已在图8A的工艺讨论中加以描述)示出了形成的后期阶段。在此示例中，浮置栅极从由沿字线截开的截面上看较窄。但是，要注意此处讨论的原理适用于从由位线截开的截面上看窄或从由位线和字线截开的截面上看都窄的浮置栅极。
图8C的工艺由步骤902中浮置栅极412和STI材料407的形成开始，这已经在涉及图8A时讨论过。在步骤904中SiN掩模910被剥离。
随后，在步骤944中部分回蚀STI材料407。步骤944的结果在图9H中示出，其显示STI材料407被向下刻蚀以暴露浮置栅极干412a的一部分。但是，浮置栅极干412a的下部和浮置栅极基部412b仍然由STI材料407覆盖。STI材料407被回蚀到的具体深度并不重要。在一个实施方案中，刻蚀在到达浮置栅极基部412b之前停止，以在籽材料被加入时不接触该浮置栅极基部412b。要注意在此实施例中，注入氧的能量被保持在相对较低的水准，因为浮置栅极干412a的顶部被暴露，且氧仅被注入到一个非常浅的深度。
在步骤946中，籽材料908被注入浮置栅极干412a的顶部，且STI材料407被回蚀以在顶部暴露浮置栅极干的侧部。在一个实施例中，该材料为氧。在另一实施例中，该材料为氮。在一个实施例中，还注入控制材料，例如氩。图91示出了步骤946之后的结果。要注意在此实施方案中，STI的回蚀的大部分在注入步骤之前施行。
在步骤948中，STI材料407被进一步回蚀。要注意任何之前被注入STI材料407的上部的籽材料，在STI材料407在步骤948中被进一步回蚀时将被移除。图9D示出了步骤948之后的结果。在步骤910中，IPD层406被沉积。图9E示出了沉积IPD层406之后的结果。
在步骤912中，籽材料被处理以由籽材料908和浮置栅极干412a顶部的多晶硅形成电介质盖408。步骤912已在涉及图8A时讨论过。
图10示出了可能包括一个或多个存储器裸芯或芯片1012的非易失性存储器件1010。存储器裸芯1012包括存储器单元(二维或三维的)阵列1000、控制电路1020和读/写电路1030A和1030B。在一个实施例中，通过各种周边电路实现的对存储器阵列1000的访问在阵列的相对侧是对称的，每一侧上的访问线和电路的密度因此被降低到一半。读/写电路1030A和1030B包括多个感测块300，其允许一页上的存储器单元被并行读取或编程。该存储器阵列通过字线经由行解码器1040A和1040B以及通过位线经由列解码器1042A和1042B可寻址。在一个典型实施例中，控制器1044包括在同一的存储器器件1010(例如，可移除式存储卡或封装)中作为所述一个或多个存储器裸芯1012。指令和数据在主机和控制器1044之间经由线1032，在控制器和一个或多个存储器裸芯1012之间经由线1034实现传输。一个实施方案中包括多个芯片1012。
控制电路1020和读/写电路1030A以及1030B配合在存储器阵列1000上实现存储操作。该控制电路1020包括状态机1022，片上地址解码器1024和功率控制模块1026。状态机1022提供存储操作的芯片级控制。片上地址解码器1024提供了地址界面以将主机或存储器控制器使用的地址转换为由解码器1040A、1040B、1042A和1042B使用的硬件地址。功率控制模块1026控制在存储操作中施加在字线和位线上的功率和电压。在一个实施例中，功率控制模块1026包括一个或多个电荷泵，其可生成大于电源电压的电压。
在一个实施例中，控制电路1020、功率控制电路1026、解码器电路1024、状态机电路1022、解码器电路1042A、解码器电路1042B、解码器电路1040A、解码器电路1040B、读/写电路1030A、读/写电路1030B，和/或控制器1044中的一个或任意组合可被称为一个或多个管理电路。
图11示出了存储器单元阵列1000的示例性结构。在一个实施例中，存储器单元阵列被划分为存储器单元的M个块。如快闪存储器式EEPROM中常见的一样，块是被擦除的单位。这意味着每个块包括一起被擦除的存储器单元的最小数目。每个块典型地被划分成若干页。页是编程的单位。一页或多页的数据被典型地存储在一行存储器单元中。一页可存储一个或多个扇区。扇区包括用户数据和管理数据。管理数据典型地包括由该扇区的用户数据计算出的纠错码(ECC)。控制器的一部分(如下所述)在数据被编程入该阵列中时计算ECC，且在数据被从该阵列中读取时检查该纠错码。可替换地，ECC和/或其他管理数据被存储在和其相关的用户数据不同的页，或甚至不同的块中。用户数据的扇区典型地为512个字节，和磁盘驱动器的扇区大小相对应。众多的页形成块，其数目范围从8页，例如可以到32、64、128或更多的页。可采用不同大小的块和设置方式。
在另一实施例中，位线被划分成奇数位线和偶数位线。在奇/偶数位线结构中，沿同一条字线且和多条奇数位线相连的存储器单元被同时编程，而沿同一条字线且和多条偶数位线相连的存储器单元在另一时间被同时编程。
图11示出了存储器阵列1000的块i的更多细节。块i包括X+1个位线和X+1个NAND串。块i也包括64个数据字线(WL0-WL63)、2个虚设字线(WL_d0和WL_d1)、一个漏侧选择线(SGD)和一个源侧选择线(SGS)。每个NAND串的一个端子经由漏侧选择栅极(和选择线SGD相连)连接到相应的位线，而其另一个端子经由源选择栅极(和选择线SGS相连)连接到源线。由于有六十四个数据字线和两个虚设字线，每个NAND串包括六十四个数据存储器单元和两个虚设存储器单元。在其他实施例中，NAND串可包含与64个的存储器单元和两个的虚设存储器单元不同的数量。数据存储器单元可存储用户或系统数据。虚设存储器单元典型地不被用来存储用户或系统数据。一些实施例中不包括虚设存储器单元。
图12是单个感测块300的框图，感测块300被分为核心部分(称为感测模块1280)和公用部分1290。在一个实施例中，每个位线有单独的感测模块1280且一组多个感测模块1280具有一个公用部分1290。在一个示例中，感测块包括一个公用部分1290和8个感测模块1280。一组内的每一个感测模块之间通过相关的公用部分经由数据总线1272实现通信。更多的细节参见美国专利申请公开第2006/0140007号，其被整体引用合并于此。
感测模块1280包括感测电路1270，其测定相连的位线中的导通电流在预设的阈值水平之上或之下。在一些实施例中，感测模块1280包括通常被称为感测放大器的电路。感测模块1280还包括位线锁存器1282，其被用来设定在相连的位线上的电压条件。举例来说，锁存在位线锁存器1282中的预设状态将导致相连的位线被拉到指定的编程禁止的状态(例如，Vdd)。
公用部分1290包括处理器1292，一组数据锁存器1294和I/O界面1296，其中I/O界面1296耦连在数据锁存器组1294和数据总线1220之间。处理器1292执行计算。举例来说，其功能之一是测定存储在感测的存储器之中的数据且将被测定的数据存储在数据锁存器组中。数据锁存器组1294被用来在读操作中存储处理器1292测定的数据位。它也被用来在编程操作中存储由数据总线1220输入的数据位。被输入的数据位代表旨在被编程入存储器的写数据。I/O界面1296提供了数据锁存器1294和数据总线1220之间的界面。
在读或感测期间，系统的操作由状态机1022所控制，状态机1022控制对寻址的单元上施加的不同控制栅极电压。在感测模块1280经历在对应着存储器支持的不同存储状态的各种预设控制栅极时，感测模块1280可能在这些电压的其中之一被触发，且从感测模块1280经由总线1272将输出提供给处理器1292。那时，处理器1292通过考虑感测模块的触发的事件以及由状态机经由输入线1293施加的控制栅极电压的信息确定导致的存储器状态。它随后计算该存储器状态的二进制编码且将产生的数据位存储入数据锁存器1294。在核心部分的另一实施例中，位线锁存器1282具有双重功能，既是将感测模块1280的输出锁存的锁存器，也是如上所述的位线锁存器。
可预见的是一些实施方案中将包括多个处理器1292。在一个实施例中，每个处理器1292将包括一个输出线(图12中未示出)以使每个输出线被线或(wired-OR)到一起。在一些实施例中，多个输出线在连接到线或线(wired-OR line)之前被反置。这样的构造实现了在程序验证过程中快速确定何时编程过程完成，因为接收线或线的状态机可以确定何时所有位被编程到达期望水平。举例来说，当每个位都到达其期望水平的时候，该位的逻辑零将被发送至线或线(或数据一被反置)。当所有的数位输出数据0(或数据一反置)时，状态机获知以终止编程过程。在每个处理器和八个感测模块通信的实施例中，状态机可能(在一些实施例中)需要读取线或线八次，或者在处理器1292中添加了逻辑部件，以累计相关位线的结果，以使状态机只需要读取线或线一次。
在编程或验证的过程中，被编程的数据由数据总线1220被存储在数据锁存器组1294中。该由状态机控制的编程操作包括一系列施加在已寻址的存储单元的控制栅极上的编程电压脉冲(振幅不断增加)。每次编程脉冲后跟随着确定存储器电压是否被编程至期望状态的验证过程。处理器1292监视着相对于期望存储状态的被验证的存储状态。当两者相符时，处理器1292设定位线锁存器1282以使位线被拉到指定编程禁止的状态。其这禁止和位线耦连的单元被继续编程，即使在该单元控制栅极被施加编程脉冲时。在其他实施例中，处理器初始地加载位线锁存器1282且感测电路在验证过程中将其设定为禁止值。
数据锁存器堆栈1294包括对应着感测模块的一堆栈数据锁存器。在一个实施例中，每个感测模块1280具有3-5个(或其他数量)的数据锁存器。在一个实施例中，每个锁存器是一数位。在一些实施方案中(非必要)，数据锁存器被实现为移位寄存器，这样其中存储的平行数据和数据总线1220的串口数据之间可以互相转化。在一个优选实施例中，所有和m个存储器单元的读/写块对应的数据锁存器可被连接在一起以形成块移位寄存器，使得一块数据可以通过串行传输的方式被输入或输出。特别地，读/写模块的存储库被适配，使其每组数据锁存器顺序地将数据移位入或移位出数据总线，好像它们是整个读/写模块的移位寄存器的一部分。
更多关于读取操作和感测放大器的信息可以在(1)美国专利第7,196,931号，“Non-Volatile Memory And Method With Reduced Source Line Bias Errors(具有降低的源线路偏置错误的非易失性存储器及其方法)”；美国专利第7,023,736号，“Non-Volatile Memory And Method with Improved Sensing(具备改进感测的非易失性存储器及其方法)”(3)美国专利申请公开第2005/0169082号；(4)美国专利第7,196,928号，“Compensating for CouplingDuring Read Operations of Non-Volatile Memory(在非易失性存储器的读取操作中的耦合补偿)”以(5)及2006年7月20号公开的美国专利申请公开第2006/0158947号，“Reference Sense Amplifier For Non-Volatile Memory(非易失性存储器的引用感测放大器)”中找到。以上列出的五项专利文件被通过引用的方式整体合并于此。
本发明的实施例的前述的详细说明仅作示例和描述的用途。并不意图将本发明穷尽于或限定于被公开的准确形式。基于上述教导的修改和变化是可能的。所描述的实施例被选择，用以最好地解释本发明的实施例的原理和其实际应用，并由此使本领域技术人员在各种的实施例以及针对具体用途进行的不同改进中最好地使用本发明。本发明的范围由所附的权利要求界定。

Claims (6)

1.一种形成非易失性存储器的方法，所述方法包括： 
形成具有顶部和至少两个侧部的浮置栅极(504，514，520，902)； 
在所述浮置栅极的顶部形成电介质盖(505，514，904，912，926，946)，其中所述在所述浮置栅极的顶部形成电介质盖包括将第一材料和第二材料注入所述浮置栅极的顶部，随后对第一材料进行处理以形成所述电介质盖，所述第二材料控制所述电介质盖的形成； 
在所述浮置栅极的所述至少两个侧部周围和所述电介质盖的顶部之上形成栅极间电介质层(528)；和 
在所述浮置栅极的顶部之上形成控制栅极，所述栅极间电介质层将所述控制栅极和所述浮置栅极间隔开(530)。 
2.如权利要求1所述的方法，其中形成所述浮置栅极包括由硅形成所述浮置栅极；且 
其中形成所述电介质盖包括： 
在所述浮置栅极的顶部注入氧；和 
将所述浮置栅极加热，以由注入的氧和形成所述浮置栅极的硅形成所述电介质盖。 
3.如权利要求2所述的方法，其中： 
形成所述浮置栅极包括使用硬掩模；和 
在所述浮置栅极的顶部注入氧包括透过所述硬掩模注入氧。 
4.如权利要求2所述的方法，还包括： 
沉积浅沟槽隔离结构的隔离材料，所述隔离材料围绕所述浮置栅极的至少两个侧部； 
将所述隔离材料平坦化为与硬掩膜平齐，所述硬掩膜位于所述浮置栅极之上； 
将所述硬掩模从所述浮置栅极之上去除； 
其中在所述浮置栅极的顶部注入氧在去除所述硬掩模之后且在去除所述浮置栅极的至少两个侧部的所述隔离材料之前进行。 
5.如权利要求2所述的方法，还包括： 
沉积浅沟槽隔离结构的隔离材料，所述隔离材料围绕所述浮置栅极的侧 部； 
将所述隔离材料平坦化为与硬掩模平齐，该硬掩膜位于所述浮置栅极之上； 
将所述硬掩模从所述浮置栅极之上去除； 
回蚀所述隔离材料的一部分，以暴露所述浮置栅极的至少两个侧部的至少一部分； 
其中在所述浮置栅极的顶部注入氧在回蚀所述隔离材料的一部分之后进行。 
6.如权利要求1-5中任意一项所述的方法，其中形成所述控制栅极还包括在所述浮置栅极的至少两个侧部周围形成所述控制栅极。 
CN2009801263209A 2008-07-09 2009-07-02 浮置栅极之上的电介质盖 Active CN102084463B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US12/170,327 US7919809B2 (en) 2008-07-09 2008-07-09 Dielectric layer above floating gate for reducing leakage current
US12/170,327 2008-07-09
US12/170,321 2008-07-09
US12/170,321 US7915124B2 (en) 2008-07-09 2008-07-09 Method of forming dielectric layer above floating gate for reducing leakage current
PCT/US2009/049620 WO2010005878A1 (en) 2008-07-09 2009-07-02 Dielectric cap above floating gate

Publications (2)

Publication Number Publication Date
CN102084463A CN102084463A (zh) 2011-06-01
CN102084463B true CN102084463B (zh) 2013-10-16

Family

ID=40999859

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009801263209A Active CN102084463B (zh) 2008-07-09 2009-07-02 浮置栅极之上的电介质盖

Country Status (6)

Country Link
EP (1) EP2308080A1 (zh)
JP (1) JP5558464B2 (zh)
KR (1) KR101587198B1 (zh)
CN (1) CN102084463B (zh)
TW (1) TWI424537B (zh)
WO (1) WO2010005878A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101539404B1 (ko) * 2010-01-08 2015-07-27 삼성전자주식회사 비휘발성 기억 소자 및 그 제조 방법
US8455939B2 (en) 2010-12-21 2013-06-04 Sandisk Technologies Inc. Stacked metal fin cell
JP5331141B2 (ja) * 2011-02-25 2013-10-30 株式会社東芝 不揮発性半導体記憶装置の製造方法
US8829588B2 (en) * 2011-07-26 2014-09-09 Synopsys, Inc. NVM bitcell with a replacement control gate and additional floating gate
US8994089B2 (en) * 2011-11-11 2015-03-31 Applied Materials, Inc. Interlayer polysilicon dielectric cap and method of forming thereof
CN103441075A (zh) * 2013-08-02 2013-12-11 上海华力微电子有限公司 浮栅mos晶体管的制造方法
US9442662B2 (en) * 2013-10-18 2016-09-13 Sandisk Technologies Llc Device and method for managing die groups
US10192753B2 (en) 2014-09-15 2019-01-29 Toshiba Memory Corporation Nonvolatile semiconductor memory device and method of manufacturing the same
CN105575969B (zh) * 2014-10-17 2020-06-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
US20160343722A1 (en) * 2015-05-21 2016-11-24 Sandisk Technologies Inc. Nonvolatile storage with gap in inter-gate dielectric
US11502093B2 (en) 2020-08-07 2022-11-15 Winbond Electronics Corp. Memory structure and method of manufacturing the same
US20230163129A1 (en) * 2021-11-22 2023-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor Gate Structures and Methods of Forming the Same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1213860A (zh) * 1997-10-01 1999-04-14 日本电气株式会社 带有槽隔离结构的场效应晶体管及其制造方法
US6093607A (en) * 1998-01-09 2000-07-25 Taiwan Semiconductor Manufacturing Company Method of forming sharp beak of poly by oxygen/fluorine implant to improve erase speed for split-gate flash
US6362045B1 (en) * 2000-05-09 2002-03-26 Chartered Semiconductor Manufacturing Ltd. Method to form non-volatile memory cells

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5104819A (en) * 1989-08-07 1992-04-14 Intel Corporation Fabrication of interpoly dielctric for EPROM-related technologies
JPH0371674U (zh) * 1989-11-16 1991-07-19
KR0179163B1 (ko) * 1995-12-26 1999-03-20 문정환 비휘발성 메모리 셀 및 그 제조방법
JPH09219460A (ja) * 1996-02-07 1997-08-19 Ricoh Co Ltd 不揮発性半導体メモリ装置とその製造方法
JP2000114402A (ja) * 1998-10-02 2000-04-21 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP3973616B2 (ja) * 2003-10-30 2007-09-12 沖電気工業株式会社 不揮発性半導体記憶装置の製造方法
JP2006310687A (ja) * 2005-05-02 2006-11-09 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP5061480B2 (ja) * 2006-03-22 2012-10-31 富士通株式会社 半導体記憶装置、および半導体記憶装置の製造方法
JP2007299975A (ja) * 2006-05-01 2007-11-15 Renesas Technology Corp 半導体装置およびその製造方法
US7253470B1 (en) * 2006-08-10 2007-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Floating gate with unique profile by means of undercutting for split-gate flash memory device
JP2009239156A (ja) * 2008-03-28 2009-10-15 Toshiba Corp 不揮発性半導体記憶装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1213860A (zh) * 1997-10-01 1999-04-14 日本电气株式会社 带有槽隔离结构的场效应晶体管及其制造方法
US6093607A (en) * 1998-01-09 2000-07-25 Taiwan Semiconductor Manufacturing Company Method of forming sharp beak of poly by oxygen/fluorine implant to improve erase speed for split-gate flash
US6362045B1 (en) * 2000-05-09 2002-03-26 Chartered Semiconductor Manufacturing Ltd. Method to form non-volatile memory cells

Also Published As

Publication number Publication date
WO2010005878A1 (en) 2010-01-14
KR20110031491A (ko) 2011-03-28
EP2308080A1 (en) 2011-04-13
CN102084463A (zh) 2011-06-01
JP5558464B2 (ja) 2014-07-23
KR101587198B1 (ko) 2016-01-20
TW201007891A (en) 2010-02-16
JP2011527833A (ja) 2011-11-04
TWI424537B (zh) 2014-01-21

Similar Documents

Publication Publication Date Title
CN102084463B (zh) 浮置栅极之上的电介质盖
CN101015060B (zh) 用于限制浮动栅极之间的交叉耦合的屏蔽板
US7075146B2 (en) 4F2 EEPROM NROM memory arrays with vertical devices
US6878991B1 (en) Vertical device 4F2 EEPROM memory
US7799637B2 (en) Scaled dielectric enabled by stack sidewall process
US7919809B2 (en) Dielectric layer above floating gate for reducing leakage current
US8207036B2 (en) Method for forming self-aligned dielectric cap above floating gate
US8853763B2 (en) Integrated circuits with sidewall nitridation
US20080160680A1 (en) Methods of fabricating shield plates for reduced field coupling in nonvolatile memory
US20080157169A1 (en) Shield plates for reduced field coupling in nonvolatile memory
US8877627B2 (en) Method of forming PN floating gate non-volatile storage elements and transistor having N+ gate
US7915124B2 (en) Method of forming dielectric layer above floating gate for reducing leakage current
JP2010515271A (ja) 不揮発性メモリ内のフィールド結合を減少させるシールドプレートの製造方法
US8610199B2 (en) Fabricating method of mirror bit memory device having split ONO film with top oxide film formed by oxidation process
KR100751580B1 (ko) 플로팅 게이트들 간의 크로스 커플링을 제한하기 위한 쉴드플레이트

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SANDISK TECHNOLOGY CO., LTD.

Free format text: FORMER OWNER: SANDISK CORP.

Effective date: 20120621

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20120621

Address after: texas

Applicant after: Sandisk Corp.

Address before: American California

Applicant before: Sandisk Corp.

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: texas

Patentee after: DELPHI INT OPERATIONS LUX SRL

Address before: texas

Patentee before: Sandisk Corp.