CN105575969B

CN105575969B - 一种半导体器件及其制造方法、电子装置

Info

Publication number: CN105575969B
Application number: CN201410554493.3A
Authority: CN
Inventors: 赵猛
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-10-17
Filing date: 2014-10-17
Publication date: 2020-06-09
Anticipated expiration: 2034-10-17
Also published as: CN105575969A

Abstract

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上依次沉积第一栅极介电层和第一栅极材料层；实施离子注入并退火，以在第一栅极材料层的上部形成掺杂离子层；在第一栅极材料层上沉积第二栅极材料层，并在半导体衬底中形成隔离结构；在第二栅极材料层的靠近隔离结构的部分上形成牺牲侧墙，所述牺牲侧墙之间的开口构成后续形成的凹槽的顶部开口图案；形成用于填充第三栅极材料层的侧壁呈阶梯状的凹槽，露出第一栅极材料层；依次形成第三栅极介电层和第三栅极材料层，以填充所述凹槽。根据本发明，通过增大浮栅和控制栅的接触面积，来提高闪存的耦合比，进而提升闪存的性能。

Description

一种半导体器件及其制造方法、电子装置

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。

背景技术

用于对信息进行非易失性存储的存储器件被广泛应用，这些器件包括只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪存(FLASH)等。

对于闪存而言，高耦合比(high coupling ratio)意味着低操作电压和低功耗。采用制作闪存的浮栅和控制栅的现有技术制备的闪存的耦合比较低，无法进一步提升闪存的性能。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次沉积第一栅极介电层和第一栅极材料层；实施离子注入并退火，以在所述第一栅极材料层的上部形成掺杂离子层；在所述第一栅极材料层上沉积第二栅极材料层，并在所述半导体衬底中形成隔离结构；在所述第二栅极材料层的靠近所述隔离结构的部分上形成牺牲侧墙，所述牺牲侧墙之间的开口构成后续形成的凹槽的顶部开口图案；形成用于填充第三栅极材料层的侧壁呈阶梯状的凹槽，露出所述第一栅极材料层；依次形成第三栅极介电层和第三栅极材料层，以填充所述凹槽。

在一个示例中，所述离子注入的离子为锗离子。

在一个示例中，形成所述隔离结构的工艺步骤包括：在所述第二栅极材料层上形成具有所述隔离结构的图案的掩膜层；以所述掩膜层为掩膜，依次蚀刻所述第二栅极材料层、所述掺杂离子层、所述第一栅极材料层、所述第一栅极介电层和所述半导体衬底，形成用于填充构成所述隔离结构的材料的沟槽；沉积构成所述隔离结构的材料于所述沟槽中，并实施化学机械研磨，直至露出所述掩膜层的顶部；去除所述掩膜层。

在一个示例中，形成所述牺牲侧墙的工艺步骤包括：沉积牺牲层，覆盖所述第二栅极材料层和所述隔离结构；蚀刻所述牺牲层，露出所述隔离结构的同时形成所述牺牲侧墙。

在一个示例中，形成所述凹槽的工艺步骤包括：以所述牺牲侧墙为掩膜，依次蚀刻所述第二栅极材料层和所述掺杂离子层，形成所述凹槽；通过蚀刻去除所述掩膜侧墙。

在一个示例中，对所述第二栅极材料层的蚀刻为干法蚀刻，对所述掺杂离子层的蚀刻为湿法蚀刻。

在一个示例中，所述第一栅极材料层和所述第二栅极材料层构成浮栅，所述第三栅极材料层构成控制栅。

在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。

根据本发明，通过增大浮栅和控制栅的接触面积，来提高闪存的耦合比，进而提升闪存的性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1G为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图2为根据本发明示例性实施例的方法依次实施的步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

为了提高闪存的耦合比，本发明提出一种自下而上层叠的浮栅和控制栅结构，浮栅和控制栅之间的界面呈阶梯状。下面，通过一下示例性实施例阐释形成上述自下而上层叠的浮栅和控制栅结构的方法。

[示例性实施例一]

参照图1A-图1G，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。

首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅，其表面晶向为<110>、<111>或其它晶向。

在半导体衬底100上依次沉积第一栅极介电层101和第一栅极材料层102。第一栅极介电层101包括氧化物层，例如二氧化硅(SiO₂)层。第一栅极材料层102包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO₂)层；金属硅化物层包括硅化钛(TiSi)层。实施所述沉积可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。

接着，如图1B所示，实施离子注入并退火，以在第一栅极材料层102的上部形成掺杂离子层103。作为示例，所述离子注入的离子可以为锗离子，所述退火可以为激光退火。

接着，如图1C所示，沉积第二栅极材料层104，覆盖掺杂离子层103。第二栅极材料层104包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨、镍或钛；导电性金属氮化物层包括氮化钛层；导电性金属氧化物层包括氧化铱层；金属硅化物层包括硅化钛层。实施所述沉积可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积。

接着，如图1D所示，在半导体衬底100中形成隔离结构105。作为示例，形成隔离结构105的工艺步骤包括：在第二栅极材料层104上形成具有隔离结构105的图案的掩膜层；以所述掩膜层为掩膜，依次蚀刻第二栅极材料层104、掺杂离子层103、第一栅极材料层102、第一栅极介电层101和半导体衬底100，形成用于填充构成隔离结构105的材料的沟槽；沉积构成隔离结构105的材料于所述沟槽中，并实施化学机械研磨，直至露出所述掩膜层的顶部；实施湿法蚀刻或者干法蚀刻去除所述掩膜层。

接着，如图1E所示，在第二栅极材料层104的靠近隔离结构105的部分上形成牺牲侧墙109，牺牲侧墙109之间的开口构成后续形成的凹槽的顶部开口图案。作为示例，形成牺牲侧墙109的工艺步骤包括：沉积牺牲层，覆盖第二栅极材料层104和隔离结构105，牺牲层的构成材料可以为氮化硅；蚀刻所述牺牲层，露出隔离结构105的同时形成牺牲侧墙109。

接着，如图1F所示，在第二栅极材料层104和掺杂离子层103中形成侧壁呈阶梯状的凹槽106。作为示例，形成凹槽106的工艺步骤包括：以牺牲侧墙109为掩膜，依次蚀刻第二栅极材料层104和掺杂离子层103，形成凹槽106，其中，对第二栅极材料层104的蚀刻为干法蚀刻，对掺杂离子层103的蚀刻为湿法蚀刻；通过蚀刻去除牺牲侧墙109。

接着，如图1G所示，形成第二栅极介电层107，覆盖第二栅极材料层104的顶部和凹槽106的侧壁及底部。第二栅极介电层107包括氧化物层，例如二氧化硅层。作为示例，采用热氧化工艺形成第二栅极介电层107。

接下来，沉积第三栅极材料层108，覆盖第二栅极介电层107。第三栅极材料层108包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨、镍或钛；导电性金属氮化物层包括氮化钛层；导电性金属氧化物层包括氧化铱层；金属硅化物层包括硅化钛层。实施所述沉积可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积。

至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。第一栅极材料层102和第二栅极材料层104构成浮栅，第三栅极材料层108构成控制栅，第二栅极材料层104和第三栅极材料层108之间的界面呈阶梯状，增大了浮栅和控制栅的接触面积。根据本发明，可以增大闪存的耦合比，进一步提升闪存的性能。

参照图2，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。

在步骤201中，提供半导体衬底，在半导体衬底上依次沉积第一栅极介电层和第一栅极材料层；

在步骤202中，实施离子注入并退火，以在第一栅极材料层的上部形成掺杂离子层；

在步骤203中，在第一栅极材料层上沉积第二栅极材料层，并在半导体衬底中形成隔离结构；

在步骤204中，在第二栅极材料层的靠近隔离结构的部分上形成牺牲侧墙，牺牲侧墙之间的开口构成后续形成的凹槽的顶部开口图案；

在步骤205中，形成用于填充第三栅极材料层的侧壁呈阶梯状的凹槽，露出第一栅极材料层；

在步骤206中，依次形成第三栅极介电层和第三栅极材料层，以填充所述凹槽。

[示例性实施例二]

接下来，可以通过后续工艺完成整个半导体器件的制作，包括：在所述半导体衬底中形成源/漏区；实施自对准接触的制作；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。

[示例性实施例三]

本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制造方法，包括：

提供半导体衬底，在所述半导体衬底上依次沉积第一栅极介电层和第一栅极材料层；

实施离子注入并退火，以在所述第一栅极材料层的上部形成掺杂离子层；

在所述第一栅极材料层上沉积第二栅极材料层，并在所述半导体衬底中形成隔离结构；

在所述第二栅极材料层的靠近所述隔离结构的部分上形成牺牲侧墙，所述牺牲侧墙之间的开口构成后续形成的凹槽的顶部开口图案；

形成用于填充第三栅极材料层的侧壁呈阶梯状的凹槽，露出所述第一栅极材料层；形成所述凹槽的工艺步骤包括：以所述牺牲侧墙为掩膜，依次蚀刻所述第二栅极材料层和所述掺杂离子层，形成所述凹槽；通过蚀刻去除所述掩膜侧墙；

依次形成第二栅极介电层和第三栅极材料层，以填充所述凹槽。

2.根据权利要求1所述的方法，其特征在于，所述离子注入的离子为锗离子。

3.根据权利要求1所述的方法，其特征在于，形成所述隔离结构的工艺步骤包括：在所述第二栅极材料层上形成具有所述隔离结构的图案的掩膜层；以所述掩膜层为掩膜，依次蚀刻所述第二栅极材料层、所述掺杂离子层、所述第一栅极材料层、所述第一栅极介电层和所述半导体衬底，形成用于填充构成所述隔离结构的材料的沟槽；沉积构成所述隔离结构的材料于所述沟槽中，并实施化学机械研磨，直至露出所述掩膜层的顶部；去除所述掩膜层。

4.根据权利要求1所述的方法，其特征在于，形成所述牺牲侧墙的工艺步骤包括：沉积牺牲层，覆盖所述第二栅极材料层和所述隔离结构；蚀刻所述牺牲层，露出所述隔离结构的同时形成所述牺牲侧墙。

5.根据权利要求1所述的方法，其特征在于，对所述第二栅极材料层的蚀刻为干法蚀刻，对所述掺杂离子层的蚀刻为湿法蚀刻。

6.根据权利要求1所述的方法，其特征在于，所述第一栅极材料层和所述第二栅极材料层构成浮栅，所述第三栅极材料层构成控制栅。

7.一种采用权利要求1-6之一所述的方法制造的半导体器件。

8.一种电子装置，所述电子装置包括权利要求7所述的半导体器件。