CN106960819B - 一种半导体器件及其制造方法、电子装置 - Google Patents
一种半导体器件及其制造方法、电子装置 Download PDFInfo
- Publication number
- CN106960819B CN106960819B CN201610009948.2A CN201610009948A CN106960819B CN 106960819 B CN106960819 B CN 106960819B CN 201610009948 A CN201610009948 A CN 201610009948A CN 106960819 B CN106960819 B CN 106960819B
- Authority
- CN
- China
- Prior art keywords
- layer
- semiconductor substrate
- gate dielectric
- photoresist layer
- oxide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 86
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 52
- 150000004767 nitrides Chemical class 0.000 claims abstract description 36
- 230000000873 masking effect Effects 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 43
- 239000000463 material Substances 0.000 claims description 23
- 230000003647 oxidation Effects 0.000 claims description 22
- 238000007254 oxidation reaction Methods 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 17
- 239000011248 coating agent Substances 0.000 claims description 14
- 238000000576 coating method Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 238000001259 photo etching Methods 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 177
- 239000012212 insulator Substances 0.000 description 10
- 238000004528 spin coating Methods 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 238000011161 development Methods 0.000 description 6
- 230000018109 developmental process Effects 0.000 description 6
- 230000015654 memory Effects 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000000470 constituent Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 229910003978 SiClx Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 230000000994 depressogenic effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 238000005842 biochemical reaction Methods 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052914 metal silicate Inorganic materials 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
Abstract
本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供上部形成台阶状的突出部分的半导体衬底；依次形成栅极介电层、牺牲氮化物层、牺牲氧化层和仅遮蔽突出部分之间部分的第一光刻胶层；依次蚀刻未被遮蔽的牺牲氧化层和牺牲氮化物层，直至露出栅极介电层；去除第一光刻胶层，形成仅遮蔽位于器件源区的突出部分上的栅极介电层的第二光刻胶层；蚀刻未被遮蔽的栅极介电层，直至露出半导体衬底；去除第二光刻胶层，在露出的部分上形成第一氧化层；在牺牲氮化物层的侧壁形成牺牲侧墙；去除牺牲氧化层及未被遮蔽的第一氧化层，以形成开口；形成厚度大于所述开口深度的第二氧化层，以填充所述开口。根据本发明，可以避免牺牲掩膜的残留。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
背景技术
用于对信息进行非易失性存储的存储器件被广泛应用，这些器件包括只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪存(FLASH)等。
制作非易失性存储器件的存储单元时需要形成隧道氧化层，在形成隧道氧化层的过程中，刻蚀工艺所使用的掩膜层极易残留于隧道氧化层的凹陷部分，进而对器件的性能造成不利影响。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成图案化的掩膜层；以所述掩膜层为掩膜，在所述半导体衬底的上部形成台阶状的突出部分；去除所述掩膜层，在所述半导体衬底上依次形成栅极介电层、牺牲氮化物层、牺牲氧化层和仅遮蔽所述突出部分之间部分的第一光刻胶层；依次蚀刻未被所述第一光刻胶层遮蔽的所述牺牲氧化层和所述牺牲氮化物层，直至露出所述栅极介电层；去除所述第一光刻胶层，形成仅遮蔽位于器件源区的所述突出部分上的栅极介电层的第二光刻胶层；蚀刻未被所述第二光刻胶层遮蔽的位于器件漏区的所述栅极介电层，直至露出所述半导体衬底；去除所述第二光刻胶层，在露出的所述半导体衬底以及栅极介电层上形成第一氧化层；在所述牺牲氮化物层的侧壁形成牺牲侧墙；去除所述牺牲氧化层以及未被所述牺牲侧墙与所述牺牲氮化物层遮蔽的所述第一氧化层，以在位于器件漏区和源区的所述第一氧化层中形成开口；形成厚度大于所述开口深度的第二氧化层，以填充所述开口。
在一个示例中，形成所述图案化的掩膜层的步骤包括：在所述半导体衬底上沉积构成所述掩膜层的材料；在所述掩膜层上形成具有所需图案的第三光刻胶层；以所述第三光刻胶层为掩膜，通过干法蚀刻刻蚀所述掩膜层；通过灰化工艺去除所述第三光刻胶层。
在一个示例中，在所述半导体衬底的上部形成台阶状的突出部分的步骤包括：通过扩散沉积工艺在未被所述掩膜层遮蔽的所述半导体衬底的上部形成另一牺牲氧化层；通过湿法蚀刻去除所述另一牺牲氧化层和所述掩膜层。
在一个示例中，形成所述图案化的掩膜层的步骤包括：在所述半导体衬底上依次形成抗反射涂层和具有所需图案的第四光刻胶层；以所述第四光刻胶层为掩膜，蚀刻所述抗反射涂层，直至露出所述半导体衬底。
在一个示例中，以所述第四光刻胶层为掩膜，蚀刻露出的所述半导体衬底，以在所述半导体衬底的上部形成台阶状的突出部分。
在一个示例中，通过热氧化或化学氧化工艺形成所述第一氧化层。
在一个示例中，通过选择性沉积工艺形成所述第二氧化层。
在一个示例中，所述栅极介电层包含氧化物层。
在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
根据本发明，形成隧道氧化层时，可以避免牺牲掩膜的残留，提升器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为采用现有工艺制作存储单元的隧道氧化层后获得的器件的示意性剖面图；
图2A-图2J为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3A-图3J为根据本发明示例性实施例二的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图4为根据本发明示例性实施例的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
制作非易失性存储器件的存储单元时需要形成隧道氧化层，如图1所示，在衬底100上形成栅极介电层101，通过光刻、刻蚀工艺形成隧道氧化层，由于隧道氧化层的凹陷部分102与栅极介电层101的顶部存在台阶高度差，因此，所述刻蚀工艺所使用的掩膜层极易残留于隧道氧化层的凹陷部分102。此外，后续沉积栅极材料层并在衬底100中制作隔离结构的过程中，也会导致衬垫氧化层和掩膜层在栅极材料层的上部中的残留，这些残留现象会对器件的性能造成不利影响。
为了解决上述问题，如图4所示，本发明提供了一种半导体器件的制造方法，该方法包括：
在步骤401中，提供半导体衬底，在半导体衬底上形成图案化的掩膜层；
在步骤402中，以所述掩膜层为掩膜，在半导体衬底的上部形成台阶状的突出部分；
在步骤403中，去除所述掩膜层，在半导体衬底上依次形成栅极介电层、牺牲氮化物层、牺牲氧化层和仅遮蔽所述突出部分之间部分的第一光刻胶层；
在步骤404中，依次蚀刻未被第一光刻胶层遮蔽的牺牲氧化层和牺牲氮化物层，直至露出栅极介电层；
在步骤405中，去除第一光刻胶层，形成仅遮蔽位于器件源区的所述突出部分上的栅极介电层的第二光刻胶层；
在步骤406中，蚀刻未被第二光刻胶层遮蔽的位于器件漏区的栅极介电层，直至露出半导体衬底；
在步骤407中，去除第二光刻胶层，在露出的半导体衬底以及栅极介电层上形成第一氧化层；
在步骤408中，在牺牲氮化物层的侧壁形成牺牲侧墙；
在步骤409中，去除牺牲氧化层以及未被牺牲侧墙与牺牲氮化物层遮蔽的第一氧化层，以在位于器件漏区和源区的第一氧化层中形成开口；
在步骤410中，形成厚度大于所述开口深度的第二氧化层，以填充所述开口。
根据本发明提出的半导体器件的制造方法，可以避免采用现有工艺形成隧道氧化层时所造成的牺牲掩膜的残留，提升器件的性能。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。[示例性实施例一]
参照图2A-图2J，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅，其表面晶向为<110>、<111>或其它晶向。
接下来，在半导体衬底200上形成图案化的掩膜层201，作为示例，在本实施例中，掩膜层201的材料为氮化硅。
形成图案化的掩膜层201的步骤包括：通过沉积工艺在半导体衬底200上形成构成掩膜层201的材料，例如氮化硅，实施所述沉积可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)；通过旋涂、曝光、显影等工艺在掩膜层201上形成具有所需图案的光刻胶层；以所述光刻胶层为掩膜，通过干法蚀刻刻蚀掩膜层201；通过灰化工艺去除所述光刻胶层。
接着，如图2B所示，通过扩散沉积工艺在露出的半导体衬底200的上部形成第一牺牲氧化层202。所述扩散沉积工艺具有选择性，其使用的源物质与半导体衬底200的材料发生化学反应，仅在露出的半导体衬底200的上部形成第一牺牲氧化层202，即实施所述扩散沉积工艺的过程会使露出的半导体衬底200的上部转变为氧化物。
接着，如图2C所示，通过湿法蚀刻依次去除第一牺牲氧化层202和掩膜层201。此时，半导体衬底200的上部存在台阶状的突出部分。作为示例，使用稀释的氢氟酸去除第一牺牲氧化层202，使用热磷酸去除掩膜层201。通过上述图2B和图2C所示的工艺过程在半导体衬底200的上部形成台阶状的突出部分，可以精确控制该突出部分的高度，与通过等离子体干法蚀刻直接去除部分露出的半导体衬底200的过程相比，可以减少蚀刻副产物的残留。
接着，如图2D所示，在半导体衬底200上依次形成覆盖半导体衬底200的栅极介电层203、牺牲氮化物层204、第二牺牲氧化层205和仅遮蔽所述突出部分之间部分的光刻胶层206。
由于共形的缘故，栅极介电层203、牺牲氮化物层204和第二牺牲氧化层205的上部均存在台阶状的突出部分。
作为示例，采用热氧化、化学氧化或者沉积工艺形成栅极介电层203，采用沉积工艺形成牺牲氮化物层204和第二牺牲氧化层205，采用旋涂、曝光、显影等工艺形成光刻胶层206。栅极介电层203包括氧化物层，例如二氧化硅(SiO2)层，牺牲氮化物层204包括氮化硅层，第二牺牲氧化层205包括TEOS层。
接着，如图2E所示，依次蚀刻未被光刻胶层206遮蔽的第二牺牲氧化层205和牺牲氮化物层204，直至露出栅极介电层203。作为示例，所述蚀刻为干法蚀刻。然后，通过灰化工艺去除光刻胶层206。
接着，如图2F所示，形成仅遮蔽位于器件源区的所述突出部分上的栅极介电层203的光刻胶层207，采用旋涂、曝光、显影等工艺形成光刻胶层207。然后，蚀刻未被光刻胶层207遮蔽的位于器件漏区的栅极介电层203，直至露出半导体衬底200。
接着，如图2G所示，通过灰化工艺去除光刻胶层207。然后，通过热氧化或化学氧化工艺在露出的半导体衬底200和栅极介电层203上形成第一氧化层，该第一氧化层的材料与栅极介电层203的材料相同。
接着，如图2H所示，在牺牲氮化物层204的侧壁形成牺牲侧墙208，牺牲侧墙208的材料与牺牲氮化物层204的材料相同。作为示例，先通过共形沉积工艺形成侧墙材料层，再通过干法蚀刻刻蚀侧墙材料层，以形成牺牲侧墙208。
接着，如图2I所示，去除第二牺牲氧化层205以及未被牺牲侧墙208与牺牲氮化物层204遮蔽的氧化层，在此过程中，未被牺牲侧墙208与牺牲氮化物层204遮蔽的栅极介电层203的一部分也会被去除。作为示例，使用稀释的氢氟酸实施所述去除。
接着，如图2J所示，通过选择性沉积工艺形成第二氧化层，以填充实施图2I所示的去除步骤所形成的开口部分。作为示例，形成的第二氧化层的厚度要大于所述开口部分的深度。然后，去除牺牲氮化物层204和牺牲侧墙208，作为示例，使用热磷酸实施所述去除。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制作方法的范围内。
与现有工艺相比，根据本发明提出的方法，可以避免形成隧道氧化层时所采用的牺牲掩膜的残留，提升器件的性能。
[示例性实施例二]
参照图3A-图3J，其中示出了根据本发明示例性实施例二的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图3A所示，提供半导体衬底300，半导体衬底300的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅，其表面晶向为<110>、<111>或其它晶向。
接下来，在半导体衬底300上依次形成抗反射涂层301和具有所需图案的光刻胶层302。作为示例，在本实施例中，抗反射涂层301为介电抗反射涂层或者底部抗反射涂层。通过旋涂或沉积工艺形成抗反射涂层301，通过旋涂、曝光、显影等工艺在抗反射涂层301上形成具有所需图案的光刻胶层302。
接着，如图3B所示，以光刻胶层302为掩膜，依次蚀刻抗反射涂层301和半导体衬底300。
接着，如图3C所示，依次去除光刻胶层302和抗反射涂层301。作为示例，使用灰化工艺实施所述去除。此时，半导体衬底300的上部存在台阶状的突出部分。
接着，如图3D所示，在半导体衬底300上依次形成覆盖半导体衬底300的栅极介电层303、牺牲氮化物层304、第二牺牲氧化层305和仅遮蔽所述突出部分之间部分的光刻胶层306。
由于共形的缘故，栅极介电层303、牺牲氮化物层304和第二牺牲氧化层305的上部均存在台阶状的突出部分。
作为示例，采用热氧化、化学氧化或者沉积工艺形成栅极介电层303，采用沉积工艺形成牺牲氮化物层304和第二牺牲氧化层305，采用旋涂、曝光、显影等工艺形成光刻胶层306。栅极介电层303包括氧化物层，例如二氧化硅(SiO2)层，牺牲氮化物层304包括氮化硅层，第二牺牲氧化层305包括TEOS层。
接着，如图3E所示，依次蚀刻未被光刻胶层306遮蔽的第二牺牲氧化层305和牺牲氮化物层304，直至露出栅极介电层303。作为示例，所述蚀刻为干法蚀刻。然后，通过灰化工艺去除光刻胶层306。
接着，如图3F所示，形成仅遮蔽位于器件源区的所述突出部分上的栅极介电层303的光刻胶层307，采用旋涂、曝光、显影等工艺形成光刻胶层307。然后，蚀刻未被光刻胶层307遮蔽的位于器件漏区的栅极介电层303，直至露出半导体衬底300。
接着，如图3G所示，通过灰化工艺去除光刻胶层307。然后，通过热氧化或化学氧化工艺在露出的半导体衬底300和栅极介电层303上形成第一氧化层，该第一氧化层的材料与栅极介电层303的材料相同。
接着，如图3H所示，在牺牲氮化物层304的侧壁形成牺牲侧墙308，牺牲侧墙308的材料与牺牲氮化物层304的材料相同。作为示例，先通过共形沉积工艺形成侧墙材料层，再通过干法蚀刻刻蚀侧墙材料层，以形成牺牲侧墙308。
接着，如图3I所示，去除第二牺牲氧化层305以及未被牺牲侧墙308与牺牲氮化物层304遮蔽的氧化层，在此过程中，未被牺牲侧墙308与牺牲氮化物层304遮蔽的栅极介电层303的一部分也会被去除。作为示例，使用稀释的氢氟酸实施所述去除。
接着，如图3J所示，通过选择性沉积工艺形成第二氧化层，以填充实施图3I所示的去除步骤所形成的开口部分。作为示例，形成的第二氧化层的厚度要大于所述开口部分的深度。然后，去除牺牲氮化物层304和牺牲侧墙308，作为示例，使用热磷酸实施所述去除。
至此，完成了根据本发明示例性实施例二的方法实施的工艺步骤。可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制作方法的范围内。
与现有工艺相比，根据本发明提出的方法，可以避免形成隧道氧化层时所采用的牺牲掩膜的残留，提升器件的性能。
[示例性实施例三]
首先，提供根据本发明上述示例性实施例的方法实施的工艺步骤获得的半导体器件，如图3J所示，包括：半导体衬底300，在半导体衬底300上形成有栅极介电层303和位于栅极介电层303上的呈台阶状凸起的隧道氧化层。
然后，通过后续工艺完成整个半导体器件的制作，包括：在半导体衬底300中形成隔离结构以及各种阱(well)结构，作为示例，隔离结构为浅沟槽隔离(STI)结构。
在半导体衬底300上形成栅极结构，在栅极结构两侧形成紧靠栅极结构的侧壁结构，侧壁结构由氧化物、氮化物或者二者的组合构成。
实施离子注入，以在栅极结构两侧的半导体衬底300中形成源/漏区；实施应力记忆，以提升位于栅极结构下方的沟道区的载流子迁移率。
在半导体衬底300上形成层间介电层，在层间介电层中形成接触孔，在接触孔的底部形成自对准金属硅化物。
形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。
[示例性实施例四]
本发明还提供一种电子装置，其包括根据本发明示例性实施例三的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制造方法，包括：
提供半导体衬底，在所述半导体衬底上形成图案化的掩膜层；
以所述掩膜层为掩膜，在所述半导体衬底的上部形成台阶状的突出部分；
去除所述掩膜层，在所述半导体衬底上依次形成栅极介电层、牺牲氮化物层、牺牲氧化层和仅遮蔽所述突出部分之间部分的第一光刻胶层；
依次蚀刻未被所述第一光刻胶层遮蔽的所述牺牲氧化层和所述牺牲氮化物层，直至露出所述栅极介电层；
去除所述第一光刻胶层，形成仅遮蔽位于器件源区的所述突出部分上的栅极介电层的第二光刻胶层；
蚀刻未被所述第二光刻胶层遮蔽的位于器件漏区的所述栅极介电层，直至露出所述半导体衬底；
去除所述第二光刻胶层，在露出的所述半导体衬底以及栅极介电层上形成第一氧化层；
在所述牺牲氮化物层的侧壁形成牺牲侧墙；
去除所述牺牲氧化层以及未被所述牺牲侧墙与所述牺牲氮化物层遮蔽的所述第一氧化层，以在位于器件漏区和源区的所述第一氧化层中形成开口；
形成厚度大于所述开口深度的第二氧化层，以填充所述开口。
2.根据权利要求1所述的方法，其特征在于，形成所述图案化的掩膜层的步骤包括：在所述半导体衬底上沉积构成所述掩膜层的材料；在所述掩膜层上形成具有所需图案的第三光刻胶层；以所述第三光刻胶层为掩膜，通过干法蚀刻刻蚀所述掩膜层；通过灰化工艺去除所述第三光刻胶层。
3.根据权利要求2所述的方法，其特征在于，在所述半导体衬底的上部形成台阶状的突出部分的步骤包括：通过扩散沉积工艺在未被所述掩膜层遮蔽的所述半导体衬底的上部形成另一牺牲氧化层；通过湿法蚀刻去除所述另一牺牲氧化层和所述掩膜层。
4.根据权利要求1所述的方法，其特征在于，形成所述图案化的掩膜层的步骤包括：在所述半导体衬底上依次形成抗反射涂层和具有所需图案的第四光刻胶层；以所述第四光刻胶层为掩膜，蚀刻所述抗反射涂层，直至露出所述半导体衬底。
5.根据权利要求4所述的方法，其特征在于，以所述第四光刻胶层为掩膜，蚀刻露出的所述半导体衬底，以在所述半导体衬底的上部形成台阶状的突出部分。
6.根据权利要求1所述的方法，其特征在于，通过热氧化或化学氧化工艺形成所述第一氧化层。
7.根据权利要求1所述的方法，其特征在于，通过选择性沉积工艺形成所述第二氧化层。
8.根据权利要求1所述的方法，其特征在于，所述栅极介电层包含氧化物层。
9.一种采用权利要求1-8之一所述的方法制造的半导体器件。
10.一种电子装置，所述电子装置包括权利要求9所述的半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610009948.2A CN106960819B (zh) | 2016-01-08 | 2016-01-08 | 一种半导体器件及其制造方法、电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610009948.2A CN106960819B (zh) | 2016-01-08 | 2016-01-08 | 一种半导体器件及其制造方法、电子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106960819A CN106960819A (zh) | 2017-07-18 |
| CN106960819B true CN106960819B (zh) | 2019-10-25 |
Family
ID=59480687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610009948.2A Active CN106960819B (zh) | 2016-01-08 | 2016-01-08 | 一种半导体器件及其制造方法、电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106960819B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111164766B (zh) * | 2019-05-17 | 2023-02-03 | 天津三安光电有限公司 | 一种制作半导体发光元件的方法 |
| CN116344437B (zh) * | 2023-04-13 | 2023-10-20 | 中芯先锋集成电路制造(绍兴)有限公司 | 衬底处理方法及半导体器件制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100372069C (zh) * | 2004-05-19 | 2008-02-27 | 上海宏力半导体制造有限公司 | 利用双镶嵌工艺来形成t型多晶硅栅极的方法 |
| US8338250B2 (en) * | 2009-01-15 | 2012-12-25 | Macronix International Co., Ltd. | Process for fabricating memory device |
| CN104637884B (zh) * | 2015-01-31 | 2017-08-25 | 上海华虹宏力半导体制造有限公司 | 快闪存储器的制作方法 |
-
2016
- 2016-01-08 CN CN201610009948.2A patent/CN106960819B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN106960819A (zh) | 2017-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104576534B (zh) | 制造鳍式场效应晶体管器件的方法 | |
| US20110156118A1 (en) | Semiconductor device with vertical cells and fabrication method thereof | |
| US10868145B2 (en) | VDMOS device and manufacturing method therefor | |
| US8643076B2 (en) | Non-volatile memory device and method for fabricating the same | |
| CN113748466B (zh) | 形成三维水平反或型存储器阵列的制程 | |
| US7888208B2 (en) | Method of fabricating non-volatile memory device | |
| CN105336609B (zh) | 一种FinFET器件及其制造方法、电子装置 | |
| CN106558589A (zh) | 一种半导体器件及其制备方法、电子装置 | |
| CN107464813A (zh) | 一种半导体器件及其制作方法和电子装置 | |
| CN106960819B (zh) | 一种半导体器件及其制造方法、电子装置 | |
| CN107437549A (zh) | 一种半导体器件及其制作方法、电子装置 | |
| CN107785248A (zh) | 一种半导体器件及其制造方法、电子装置 | |
| CN106298676A (zh) | 半导体元件的制作方法 | |
| US8664050B2 (en) | Structure and method to improve ETSOI MOSFETS with back gate | |
| CN108122840A (zh) | 一种半导体器件及制备方法、电子装置 | |
| CN105097516B (zh) | 一种FinFET器件及其制造方法、电子装置 | |
| CN107799470A (zh) | 一种半导体器件及其制造方法、电子装置 | |
| US6884680B2 (en) | Method for manufacturing non-volatile memory devices | |
| CN105097811B (zh) | 一种半导体器件及其制备方法、电子装置 | |
| CN105575969B (zh) | 一种半导体器件及其制造方法、电子装置 | |
| CN105632909B (zh) | 一种半导体器件及其制造方法、电子装置 | |
| CN105575783B (zh) | 一种半导体器件及其制造方法、电子装置 | |
| CN105789134B (zh) | 一种半导体存储器件及其制备方法、电子装置 | |
| US9287161B2 (en) | Method of forming wirings | |
| CN105576010B (zh) | 一种半导体器件及其制造方法、电子装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |