TWI424537B - 用於減少洩漏電流之浮動閘極上之介電層及其形成方法 - Google Patents

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Description

用於減少洩漏電流之浮動閘極上之介電層及其形成方法
本發明係關於非揮發性記憶體裝置。
交叉參考以下申請案且將其全文以引用方式併入本文中：James Kai等人的名為「METHOD OF FORMING DIELECTRIC LAYER ABOVE FLOATING GATE FOR REDUCING LEAKAGE CURRENT」之美國專利申請案第＿＿＿號[代理人檔案號碼SAND-01336US0]，本案在同一天申請。
半導體記憶體裝置愈來愈普遍地用於各種電子裝置中。舉例而言，非揮發性半導體記憶體可用在蜂巢式電話、數位相機、個人數位助理、行動計算裝置、非行動計算裝置及其他裝置中。電可擦除可程式化唯讀記憶體(EEPROM)及快閃記憶體即係最受歡迎之非揮發性半導體記憶體。
典型之EEPROM及快閃記憶體利用具有一浮動閘極之記憶體單元，該浮動閘極提供於一半導體基板中之一通道區之上。該浮動閘極藉由一介電區與通道區分離。舉例而言，該通道區位於源極區與汲極區之間的一p-井中。一控制閘極藉由另一介電區(閘極間或多晶矽間電介質)與該浮動閘極分離。記憶體單元之臨限電壓受浮動閘極上所保留之電荷量控制。亦即，浮動閘極上之電荷位準確定在記憶體單元導通以容許其源極與汲極之間導電之前必須施加至控制閘極之最小電壓量。
一些EEPROM及快閃記憶體裝置具有用於儲存兩個電荷範圍之一浮動閘極，且因此可在兩種狀態之間程式化/抹除該記憶體單元(例如，一二進制記憶體單元)。一多位元或多狀態快閃記憶體單元係藉由在一裝置內識別多個不同之臨限電壓範圍來實施。每一不同臨限電壓範圍皆對應於該組資料位元之預定值。為達成多狀態單元之正確資料儲存，該等多個臨限電壓位準範圍之間應彼此分離充分之裕量，以便可以清楚之方式來讀取、程式化或抹除記憶體單元之位準。
當程式化典型之快閃記憶體裝置時，將一程式化電壓施加至控制閘極並將位元線接地。由於控制閘極與浮動閘極之間的電容性耦合，因此控制閘極上之程式化電壓耦合至浮動閘極，從而致使一浮動閘極電壓。該浮動閘極電壓致使電子自通道注入至浮動閘極中。當電子累積於浮動閘極中時，浮動閘極會變成帶負電且自控制閘極檢測出之記憶體單元臨限電壓升高。為保持記憶體單元之經程式化狀態，需要隨時維持浮動閘極上之電荷。然而，電荷可透過多晶矽間電介質自浮動閘極洩露至控制閘極，此稱作洩露電流。
在最新之快閃記憶體技術中，短的程式化/擦除時間及低作業電壓係欲克服以實現高速度及密度以及低電力作業之主要障礙。因此，增加記憶體單元之浮動閘極與控制閘極之間的電容性耦合，同時抑制電子自浮動閘極逃逸至控制閘極變得越來越必要。影響耦合比率之控制閘極與浮動閘極之間的電容相依於兩個閘極之間的多晶矽間電介質(IPD)之厚度及IPD之相對電容率或介電常數K。用以達成一高耦合比率之一個技術係使用一薄IPD。然而，若IPD太薄，洩露電流可變得不期望大。
隨著非揮發性記憶體結構變得越來越小，洩露電流正變成越來越困難之問題。洩露電流問題之一個原因係當將一電壓施加至控制閘極時發生於IPD各個部分中之電場之強度。特定而言，在IPD之某些區中電場係增強的，從而導致較大洩露電流。參考圖1A，電場在IPD 106中靠近浮動閘極102與控制閘極104之尖角處最強。在靠近IPD 106之成圓形之隅角之區中，電場之量值與1/A成比例，其中A係浮動閘極102之隅角之曲率半徑。應注意，一尖角對應於一極小的曲率半徑，且因此一強電場。
為減少浮動閘極102之隅角處IPD 106中之電場強度，可增加浮動閘極102之頂部之曲率半徑，如圖1B中所繪示。應注意此亦改變控制閘極104之曲率。藉由減少電場強度，減少洩露電流。然而，為繼續按比例縮小裝置結構之大小，需要使浮動閘極102之寬度變窄，如圖1C中所繪示。應注意，修圓多晶矽浮動閘極102完全橫跨圖IC之浮動閘極102之頂部延伸。浮動閘極102之可能修圓量受浮動閘極102之寬度限制。亦即，最大可能曲率半徑(A)限於浮動閘極102之寬度之一半。應注意，若浮動閘極102之寬度(2A)進一步減少，則最大可能曲率半徑亦進一步減少。因此，隨著記憶體單元之特徵大小繼續減少，IPD 106中之電場及因此洩露電流亦變得更加難處理。
用以減少電場之一個技術係用具有一高介電常數之一薄膜形成IPD 106。然而，此薄物難以使用且因此係不合意的。舉例而言，順電材料具有通常高於二氧化矽至少兩個量值之介電常數，但若干問題限制其用作閘極電介質。一個此問題是氧擴散。在與半導體製造相關聯之高溫製程期間，氧自IPD 106擴散至IPD 106與夾著IPD 106之浮動閘極102及控制閘極104之間的介面，因此形成一不期望之降低介電系統之總電容性之氧化物層。因此，減少高介電常數順電材料之效應。
亦提議金屬氧化物作為用於快閃記憶體裝置之高K材料。金屬氧化物(特定而言氧化鋁(Al2 O3 ))具有一低洩露電流。而且，金屬氧化物具有高溫度耐久性以用於製程整合。然而，由於該等沈積之高介電金屬氧化物具有非化學計量組成，因此其等傾向於在大部分電介質中及在電介質/半導體介面處形成大的電缺陷或陷阱。該等缺陷或陷阱增強透過電介質之導電且減少電介質之崩潰強度。
用以減少IPD中之電場之另一技術係增加IPD 106之厚度。然而，增加IPD 106之厚度往往減少浮動閘極102與控制閘極106之間的電容性耦合，出於先前所論述之理由，此係不期望的。一般而言，當曲率半徑小於IPD 106之厚度或當IPD 106之厚度接近記憶體單元之尺寸(「特徵大小」)時，增加IPD 106厚度往往失敗。
根據本揭示內容之實施例大約而言係關於一種非揮發性記憶體單元及用於製造該記憶體單元之技術。該記憶體單元在浮動閘極上具有一介電罩蓋。在一項實施例中，該介電罩蓋駐存於該浮動閘極與一保形IPD層之間。該介電罩蓋減少該浮動閘極與一控制閘極之間的洩露電流。該介電罩蓋藉由減少該浮動閘極頂部處之電場之強度來達成洩漏電流減少，在無用於具有一窄芯柱之一浮動閘極之該介電罩蓋之情形下，該浮動閘極頂部處係該電場將係為最強之處。
另一實施例係一種用於製造一非揮發性儲存元件之方法。該方法包含形成具有一頂部及至少兩個側之一浮動閘極。於該浮動閘極之頂部處形成一介電罩蓋。在該浮動閘極之至少兩個側周圍及在該介電罩蓋之頂部上方形成一閘極間介電層。在該浮動閘極之頂部上方形成一控制閘極，該閘極間介電層將控制閘極與浮動閘極分離。
在一個態樣中，形成該介電罩蓋包含將氧植入浮動閘極之頂部中且加熱該浮動閘極以自所植入氧及由其形成浮動閘極之矽形成介電罩蓋。
根據以下其中結合圖式闡釋之各種實施例之闡述，該等及其他目標及優點將更清晰。
一快閃記憶體系統之一個實例使用NAND結構，其包含在兩個選擇閘極之間串聯配置之多個浮動閘極電晶體。該等串聯電晶體及該等選擇閘極稱作一NAND串。使用NAND結構之一快閃記憶體系統之典型架構將包含數個NAND串。舉例而言，圖2顯示具有更多個NAND串之一記憶體陣列之三個NAND串202、204及206。圖2之NAND串中之每一者皆包含兩個選擇電晶體及四個記憶體單元。舉例而言，NAND串202包含選擇電晶體220及230與記憶體單元222、224、226及228。NAND串204包含選擇電晶體240及250與記憶體單元242、244、246及248。每一NAND串皆藉由其選擇電晶體(例如，選擇電晶體230及選擇電晶體250)連接至源極線。一源極線SGS用於控制源極側選擇閘極。各種NAND串皆藉由受選擇線SGD控制之選擇電晶體220、240等而連接至相應位元線。於其他實施例中，選擇線並不必需為共同。字線WL3連接至記憶體單元222及記憶體單元242之控制閘極。字線WL2連接至記憶體單元224、記憶體單元244及記憶體單元252之控制閘極。字線WL1連接至記憶體單元226及記憶體單元246之控制閘極。字線WL0連接至記憶體單元228及記憶體單元248之控制閘極。由此可見，每一位元線及相應之NAND串包括記憶體單元陣列之若干行。字線(WL3、WL2、WL1及WL0)包括所述陣列之若干列。
圖3係NAND快閃記憶體單元陣列之一部分之俯視圖。該陣列包含位元線350及字線352。應注意，圖3未顯示快閃記憶體單元之其他細節之全部。
應注意，一NAND串可具有比圖2及3中所闡述之記憶體單元更少或更多之記憶體單元。舉例而言，一些NAND串將包含8個記憶體單元、16個記憶體單元、32個記憶體單元、64個記憶體單元、128個記憶體單元等。本文中之論述並非將一NAND串中之記憶體單元侷限於任何特定數目。此外，一字線可具有比圖2及3中所闡述之記憶體單元更多或更少之記憶體單元。舉例而言，一字線可包含數千個或數萬個記憶體單元。本文中之討論並非將一字線中之記憶體單元侷限於任何特定數目。
每一記憶體單元皆能儲存模擬資料或數位資料。當儲存一個數位資料位元時，將記憶體單元之可能臨限電壓範圍劃分成兩個範圍，為這兩個範圍指派邏輯資料「1」及「0」。在一NAND型快閃記憶體之一個實例中，在擦除記憶體單元之後臨限電壓為負並定義為邏輯「1」。在程式化之後臨限電壓為正並定義為邏輯「0」。當臨限電壓為負並藉由向控制閘極施加0伏來嘗試一讀取時，記憶體單元將導通以指示正儲存邏輯1。而當臨限電壓為正且藉由向控制閘極施加0伏來嘗試一讀取作業時，記憶體單元將不會導通，此指示儲存邏輯0。
於儲存多個資料位準之情況下，將可能臨限電壓範圍劃分成資料位準之數目。舉例而言，若儲存四個資訊位準(兩個資料位元)，則將存在四個被指派給資料值「11」、「10」、「01」及「00」之臨限電壓範圍。在NAND型記憶體之一個實例中，在一擦除作業之後臨限電壓為負且被定義為「11」。正臨限電壓用於「10」、「01」及「00」之資料狀態。若儲存八個資訊位準(或狀態)(例如，對於三個資料位元)，則將存在八個指派給資料值「000」、「001」、「010」、「011」、「100」、「101」、「110」及「111」之臨限電壓範圍。
程式化至記憶體單元中之資料與該記憶體單元之臨限電壓位準之間的具體關係相依於針對該等單元所採用之資料編碼方案。舉例而言，美國專利第6,222,762號及美國專利申請公開案第2004/0255090號(此二者之全文皆以引用方式併入本文中)闡述了用於多狀態快閃記憶體單元之各種資料編碼方案。在一項實施例中，使用一格雷碼指派方案將資料值指派給該等臨限電壓範圍，以使得若一浮動閘極之臨限電壓錯誤地移位至其相鄰物理狀態，則僅一個位元將受到影響。在某些實施例中，資料編碼方案可針對不同字線改變，資料編碼方案可隨時間改變，或者隨機字線之資料位元可被反轉或否則隨機化以減少資料型樣靈敏度及甚至對記憶體單元之磨損。
在下列美國專利/專利申請案中提供有NAND型快閃記憶體及其作業之相關實例，所有該等美國專利/專利申請案皆以引用的方式併入本文中：美國專利第5,570,315號；美國專利第5,774,397號；美國專利第6,046,935號；美國專利第6,456,528號；及美國專利公開案第US2003/0002348號。本文中之論述亦可適用於除NAND之外之其他類型快閃記憶體以及其他類型之非揮發性記憶體。舉例而言，下列專利闡述NOR型快閃記憶體，且其全文以引用方式併入本文中：美國專利第5,095,344號；第5,172,338號；第5,890,192號；及第6,151,248號。
圖4A及圖4B係一非揮發性儲存元件陣列之一部分之一項實施例之二維方塊圖。圖4A繪示沿圖3之切線A-A之記憶體陣列之橫截面(沿字線之橫截面)。圖4B繪示沿圖3之切線B-B之記憶體陣列之一橫截面(沿位元線之橫截面)。圖4A及圖4B之記憶體單元包含一種三重井(在圖中未繪示)，該三重井包括一P基板、一N-井及一P-井。在P-井內係若干用作源極/汲極之N+擴散區444。N+擴散區444係被標記為源極區還是汲極區在一定程度上係任意的；因此，可將源極/汲極區444視為源極區、汲極區、或二者。在一NAND串中，一源極/汲極區444擔當一個記憶體單元之一源極，同時用作一毗鄰記憶體單元之一汲極。
在源極/汲極區444之間的係通道446。在通道446上的係一第一介電區域410，另外稱作一閘極氧化物。在一項實施例中，介電層410由SiO2 製成。亦可使用其他介電材料。在介電層410上的係浮動閘極412。在與讀取或旁路作業相關聯之低電壓運作狀況下，浮動閘極藉由介電層410與通道446電絕緣/隔離。浮動閘極412通常係由摻雜有n型摻雜劑之多晶矽製成；然而，亦可使用其他導電材料，例如金屬。浮動閘極412上的係一介電罩蓋408。在浮動閘極412頂部上及浮動閘極412之側之周圍係一第二介電層406，其亦稱作一IPD 406。在IPD 406上係多晶矽控制閘極404。控制閘極404可包含矽化鎢(WSi)層及氮化矽(SiN)層之額外層。一WSi層係一較低電阻層，而一SiN層擔當一絕緣體。
介電層410、浮動閘極412、介電罩蓋408、IPD 406及控制閘極404構成一浮動閘極堆疊。一記憶體單元陣列將具有許多此等浮動閘極堆疊。在另一實施例中，一浮動閘極堆疊可具有比圖4A及4B中所繪示之組件更多或更少之組件；然而，一浮動閘極堆疊如此命名係由於其包含一浮動閘極以及其他組件。
參考圖4A，淺渠溝隔離(STI)結構407在記憶體單元串之間提供電絕緣。特定而言，一STI 407分離一個NAND串與下一個NAND串之源極區/汲極區(圖4A中未繪示)。在一項實施例中，STI 407填充有SiO2 。
在圖4A及4B中，浮動閘極具有一「倒T」形狀。亦即，浮動閘極具有一基底412b及一芯柱412a。倒T形狀幫助增加與控制閘極404重合之浮動閘極412之若干部分之區域同時允許浮動閘極412緊密間隔在一起。在此實例中，沿字線截取之浮動閘極之一橫截面具有一倒T形狀。在另一實施例中，沿一沿位元線截取之橫截面發生倒T形狀。舉例而言，圖4B中之浮動閘極將具有一倒T形狀。然而，不要求浮動閘極具有一倒T形狀。一般而言，藉由一IPD與一控制閘極分離之具有一頂部及若干側之任何浮動閘極可得益於位於該浮動閘極頂部上方之一介電罩蓋。然而，在至少一個方向上具有一相對薄之寬度之浮動閘極可更易受IPD中之高電場問題之影響，且因此可自一介電罩蓋接收一更大益處。
不要求浮動閘極412之芯柱412a具有如圖4A中所繪示之一相對均勻寬度。在一替代實施例中，浮動閘極之芯柱412a在介電罩蓋408附近比靠近浮動閘極之基底412b之底部處更狹窄。
本文中揭示用於減少IPD 406之某些區中電場強度之技術。浮動閘極412中之一者具有標記為「頂部場」之一箭頭，其係指浮動閘極412之頂部上IPD 406中之電場。標記為「隅角場」之箭頭係指靠近浮動閘極412之頂部隅角處IPD 406中之電場。在一些實施例中，浮動閘極412之頂部處電場強度藉由介電罩蓋408減少以使得其小於(或至少不大於)浮動閘極412之隅角處之電場強度。然而，不要求浮動閘極412之頂部處之電場弱於浮動閘極412之隅角處之電場。舉例而言，介電罩蓋408可用於在一定程度上弱化浮動閘極412之頂部處之電場，但非必須弱化該電場以使得該電場弱於浮動閘極412之隅角處之電場。減少浮動閘極之頂部處之電場強度可減少總洩露電流而不顯著影響總效能。
圖5係闡述用於製作圖4A及4B之記憶體單元之製程之一部分之一項實施例之一流程圖。圖6A-6J繪示處於該製程之各種階段之記憶體單元。相關於來自圖4A及4B及圖6A-6J之參考編號闡述圖5之製程。圖6A-6J闡述圖3中沿線A-A之一橫截面。在此實例中，當以一沿字線截取之一橫截面觀看時一浮動閘極係相對狹窄。然而，應注意，本文中所論述之原理適用於當以沿位元線或字線及位元線兩者截取之一橫截面觀看時係狹窄之浮動閘極。
此流程圖未闡述所有植入步驟、浮動閘極堆疊之間的經蝕刻容積之間隙填充、或形成觸點、金屬化、通孔及鈍化以及此項技術中已知之製作製程之其他部分。存在諸多用於製作根據本發明之記憶體之方法，且因此，發明者預期可使用除藉由圖5所述之方法之外之各種方法。當一快閃記憶體晶片將包含核心記憶體及周邊電路時，圖5之製程步驟僅意欲籠統地闡述用於製造核心記憶體陣列之一個可能製程配方。
圖5之步驟502包含在一矽基板602頂部上生長隧道氧化物層604。該隧道氧化物層604將用來形成閘極介電層410。在步驟504中，使用CVD、PVD、ALD或另一適合方法將用來形成浮動閘極412之一多晶矽層606沈積在氧化物層604上方。在步驟505中，在多晶矽606頂部上生長一第二氧化物層608。此第二氧化物層608將用來形成介電罩蓋408。在步驟506中，將一SiN層沈積在第二氧化物層608上方。可藉由(例如)CVD來沈積SiN。在步驟508中，添加一光阻劑。舉例而言，使用一間隔件製程來界定一非晶形矽圖案612。在步驟508中，將矽圖案612傳送至氮化物硬遮罩610。步驟510包含使用各向異性電漿蝕刻來蝕刻氮化物硬遮罩610(亦即，反應離子蝕刻)。步驟502-510之結果繪示於圖6A中，該圖顯示矽基板402、第一氧化物層604、多晶矽層606、第二氧化物層608、蝕刻之後剩餘之氮化物硬遮罩610及非晶形矽圖案612。
在蝕刻硬遮罩層610之後，在步驟512中剝離光阻劑612且硬遮罩層610可用作用於蝕刻下伏層之遮罩。步驟514包含蝕刻穿過第二氧化物層608及多晶矽606之一部分以形成浮動閘極412之芯柱412a。對於所遭遇之每一平面層，可使用在物理蝕刻與化學蝕刻之間具有適當平衡之各向異性電漿蝕刻來執行該蝕刻。第二氧化物層608在蝕刻之後剩餘之部分將形成介電罩蓋408。此項技術中已知用於在適當深度處停止蝕刻多晶矽606之技術。用於停止蝕刻多晶矽之實例技術可發現於以下美國專利申請案中：2007年12月19日提出申請、名稱為「Enhanced Endpoint Detection in Non-Volatile Memory Array Fabrication」之美國專利申請案11/960,485及2007年12月19日提出申請、名稱為「Composite Charge Storage Structure Formation In Non-Volatile Memory Using Etch Stop Technologies」之美國專利申請案11/960,498，此兩個專利申請案皆以引用方式併入本文中。步驟512-514之結果繪示於圖6B中，該圖顯示其上具有介電罩蓋408之浮動閘極芯柱412a之形成。
在步驟516中，生長一基於氧化物之間隔件708，例如原矽酸四乙酯(TEOS)。在一項實施例中，使用一各向同性沈積製程。在步驟518中，蝕刻氧化物間隔件708以使得自水平表面而非自垂直表面移除氧化物間隔件708。在一項實施例中，使用一各向異性蝕刻製程形成側壁氧化物間隔件708。結果繪示於圖6C中，在該圖中繪示氧化物間隔件708沿浮動閘極412之芯柱412a及介電罩蓋408之側。
在步驟516-518期間或該等步驟之後，可氧化浮動閘極芯柱412a之頂端以在浮動閘極多晶矽之頂部上形成一「鳥喙」。氧化該浮動閘極多晶矽用來對浮動閘極芯柱412a頂部處之隅角進行修圓。改變氧化時間及化學反應可較大程度地或較小程度地使浮動閘極芯柱412a之頂部彎曲。圖6J繪示其頂部由浮動閘極412頂部上之「鳥喙」712修圓之浮動閘極。由於鳥喙712包括二氧化矽，因此其可傾向於擔當一電介質。因此，在一個實施方案中，可認為鳥喙712係介電罩蓋之一部分。應注意，鳥喙712可對浮動閘極之總高度及芯柱寬度具有一影響。因此，應在該流程中之早期預補償此等效應。
接下來，在氧化物間隔件708在原位置之情形下，形成淺渠溝隔離渠溝。在步驟520中，在氧化物間隔件708在原位置之情形下，蝕刻多晶矽606之下部分、第一氧化物層604及矽基板602之頂部。結果繪示於圖6D中。在一項實施例中，蝕刻係至基板602中大約.2微米，以在NAND串之間形成淺渠溝隔離(STI)區域，其中渠溝之底部在P-井之頂部內側。
在步驟522中，使用CVD、快速ALD或另一方法用隔離材料407(例如部分穩定之氧化鋯(PSZ)、SiO2 (或另一適合材料))填充STI渠溝達到硬遮罩610之頂部。在步驟524中，使用化學機械拋光(CMP)或另一適合製程來將隔離材料407拋光為扁平直至到達SiN 610。步驟522-524之結果繪示於圖6E中。
步驟526係回蝕STI隔離材料407及氧化物間隔件708。步驟527係移除氮化物硬遮罩610。可以任一次序執行該等步驟，如流程圖中選項A及選項B所繪示。首先將論述選項A。在步驟526中，回蝕STI隔離材料407及氧化物間隔件708係為沈積多晶矽間電介質(IPD)做準備。步驟526之結果繪示於圖6F中。
在步驟527中，剝離SiN層610。選項A之此步驟之結果繪示於圖6G中。若在回蝕之後移除氮化物硬遮罩610，則介電罩蓋408將具有一相對扁平頂部。
在選項B中，在回蝕STI材料407及氧化物間隔件708(步驟526)之前移除氮化物遮罩610(步驟527)。執行選項B之結果繪示於圖6H中。若在回蝕之前移除氮化物硬遮罩610，則介電罩蓋408將具有一相對圓的頂部。當使用選項B時，該蝕刻可具有一小的水平分量且稍微蝕刻氧化物罩蓋408及形成浮動閘極芯柱412a之多晶矽兩者。因此，在該製程之早期，應將浮動閘極芯柱412a界定為寬於最後所需目標寬度。
在步驟528中，生長或沈積多晶矽間電介質(例如，電介質406)。IPD可包含氧化物及氮化物之交替保形層。舉例而言，使用氧化物-氮化物-氧化物(ONO)多晶矽間電介質。在一項實施例中，IPD包括氮化物-氧化物-氮化物-氧化物-氮化物。步驟528之結果繪示於圖6I中。應注意，在圖6I中將介電罩蓋408繪示為具有曲率，儘管並不要求該曲率。
在步驟530中，沈積控制閘極(字線)。步驟530可包含沈積一多晶矽層、一層矽化鎢(WSi)層及一層氮化矽(SiN)層。當形成控制閘極時，使用光微影來形成垂直於NAND鏈之條帶圖案，以形成彼此隔離之字線。在步驟530中，使用電漿蝕刻、離子研磨、純粹係物理蝕刻之離子蝕刻、或另一種適合製程來執行蝕刻，以蝕刻各種層並形成單個字線。
在步驟532中，執行一植入製程來形成N+源極/汲極區444。可使用砷或磷植入。在一項實施例中，亦使用一暈圈植入。在一些實施例中，執行一退火製程，例如一快速熱退火(RTA)。用於RTA之實例參數係加熱至1000攝氏度持續10秒鐘。
圖4A繪示當使用選項B來致使在介電罩蓋408頂部上修圓時步驟532後沿圖3之切線A-A之記憶體陣列之一橫截面。圖4B繪示當使用選項B時步驟532之後沿圖3之切線B-B之記憶體陣列之一橫截面。
上述結構及製程有許多種替代結構及製程，該等替代結構及製程仍歸屬於本發明之精神內。如同在現有NAND實施例中，一種替代方法係自PMOS裝置製造記憶體單元，其中與現有NMOS實施方案相比，對各種作業使用相反之極性偏壓狀況。在以上實例中，基板係由矽製成。然而，亦可使用此項技術中已知之其他材料，例如砷化鎵等。
圖7係圖解說明針對非揮發性儲存元件之各種組態電場隨浮動閘極芯柱寬度變化之一圖表。曲線702表示在不使用一介電罩蓋408用於類似於圖1C中所繪示之浮動閘極之一浮動閘極之情形下在浮動閘極頂部正上之IPD 406中之電場。該電場係基於一模擬確定的且表示圖1C中標記為「A」之箭頭之頂端上之IPD中之一點。應注意，隨著浮動閘極芯柱之寬度製作得越來越狹窄，電場之強度變得越來越強。而且，當芯柱寬度減少低於200 A時，電場強度極大地增加。
曲線704表示在不使用一介電罩蓋408用於類似於圖1C中所繪示之浮動閘極之一浮動閘極之情形下，該浮動閘極頂部隅角處IPD中之電場。該電場係基於一模擬確定的且表示圖1C中標記為「2A」之雙箭頭之左邊或者右邊之IPD中之一點。應注意，對於一既定浮動閘極芯柱寬度，電場之強度在芯柱之頂端處(曲線702)比在隅角處(曲線704)大。
點706表示在類似於圖4A中所繪示之非揮發性儲存元件使用一半球形介電罩蓋408之情形下浮動閘極412之芯柱412a之頂部隅角處之IPD 406中之電場(圖4A中標記為「隅角場」)。浮動閘極412具有一100 A之寬度。
點708表示在類似於圖4A中所繪示之非揮發性儲存元件使用一介電罩蓋408之情形下浮動閘極412之芯柱412a之頂部處之IPD 406中之電場(在圖4A中標記為「頂部場」)。應注意，浮動閘極頂端處之電場強度(點708)小於浮動閘極隅角處之電場強度(點706)。而且，由於芯柱412a之頂部處電場強度較小，因此該區中洩露電流量減少。
減少浮動閘極頂部處之電場強度可大致減少總洩露電流而不顯著地影響總效能。應注意，當一些介電材料添加到IPD中時，電介質之總量不會增加太多。因此，浮動閘極與控制閘極之間的耦合不會受到嚴重影響。而且，在洩露電流係最大問題之一區中洩露電流已減少。
圖8A係闡述用於製作圖4A及4B之記憶體單元之製程之一部分之一項實施例之一流程圖。圖9A-9E根據圖8A之製程繪示形成之各種階段。圖9A-9E繪示沿圖3中之線A-A之一橫截面。在此實例中，當以沿字線截取之一橫截面觀看時，該浮動閘極係相對狹窄。然而，應注意，本文中所論述之原理適用於當以沿位元線或字線及位元線兩者截取之一橫截面觀看時係狹窄之浮動閘極。
在圖8A之製程中，藉由以下步驟形成介電罩蓋408：在浮動閘極412之頂部處植入一材料(例如，氧)且藉由一製程(例如，退火)處理該浮動閘極412以致使由所植入氧及浮動閘極412之多晶矽來形成介電罩蓋408。不要求氧為所植入材料。在一個實施方案中，植入氮。
圖8A之流程圖並未繪示用於形成浮動閘極412之初始步驟。此外，該流程圖並未繪示大多數植入步驟、堆疊之間的經蝕刻容積之間隙填充、或形成觸點、金屬化、通孔及鈍化，以及此項技術中已知製作製程之其他部分。存在用於製作根據本揭示內容之記憶體之諸多方法且，因此發明者預期可使用除圖8A所闡述之方法之外之各種方法。當一快閃記憶體晶片將包含核心記憶體及周邊電路時，圖8A之製程步驟僅意欲籠統地闡述製造核心記憶體陣列之一個可能製程配方。
步驟902係形成浮動閘極及沈積用於STI結構之材料。圖9A顯示處於已在浮動閘極412周圍沈積STI材料407之後之一階段之兩個記憶體單元。具體而言，圖9A繪示形成於一基板402上之兩個浮動閘極412。一閘極氧化物410形成在浮動閘極412與基板402之間。氮化物遮罩910仍在浮動閘極芯柱412a上之位置處。將用於STI材料407之一渠溝蝕刻至基板402中，其中STI材料407填充該渠溝且亦延伸至氮化物遮罩610之頂部。用於形成達到圖9A中所繪示之點之記憶體單元之技術眾所周知且因此將不進行詳細論述。
步驟904係將一材料植入浮動閘極412之頂部表面中以用作晶種材料以隨後形成介電罩蓋408之步驟。在此實施例中，透過氮化物遮罩910植入該材料。圖9B繪示晶種材料908已植入浮動閘極芯柱412a之頂部中(其中氮化物遮罩910仍在原位置)之後之記憶體單元。該製程中以後，將處理晶種材料908(例如，藉由加熱)以形成介電罩蓋408。在一項實施例中，晶種材料908為氧。該氧可藉由類似於藉由所植入氧分離之一技術進行植入。SIMOX係一種用於藉由植入高劑量氧，後跟高溫退火來製造矽上絕緣體結構及基板之技術舉例而言，SIMOX製程藉由選擇植入離子所藉以之能量將氧離子植入一矽基板中一所需深度處。在離子植入之後，執行退火以將氧離子連同基板中之矽一起轉換成二氧化矽。使用SIMOX，形成經小心控制之二氧化矽層，其隱埋在矽基板中。然而，雖然SIMOX通常用來在一基板中某一深度處形成二氧化矽之隱埋層，但本技術在一浮動閘極412之頂部處形成介電罩蓋408。
應注意，可藉由對植入製程之適當控制透過SiN 910植入晶種材料908。該深度及濃度可藉由氧之能量及劑量進行控制。植入離子所藉以之能量控制該深度。晶種材料908之濃度在垂直方向上可為不均勻的。舉例而言，分佈可係大約為高斯分佈。藉由適當選擇用於植入材料之能量，可在極靠近浮動閘極芯柱412a之表面處建立高斯分佈之峰值。
一個或多個後跟將離子植入基板402中以形成源極/汲極區之隨後製程步驟(例如退火)具有將氧轉換成二氧化矽之副效應。應注意，不必添加轉換晶種材料908之一步驟，但若需要可執行一額外步驟。
不要求晶種材料908為氧。在另一實施例中，晶種材料908為氮。在該情況下，介電罩蓋408將為SiN。在一項實施例中，晶種材料908包含氧及氮兩者。還可使用其他晶種材料。
在一個實施方案中，除晶種材料908之外，植入一控制材料以控制如何形成介電罩蓋408。控制材料可控制退火期間介電罩蓋408形成之速率。舉例而言，可植入氬連同氧以控制自晶種材料908形成二氧化矽之速率。氬可增加形成二氧化矽之速率。在一個實施方案中，在例如退火之步驟期間驅散氬以使得剩餘一點或不剩餘氬。然而，在一些實施方案中，形成記憶體單元之後可剩餘一些氬。
在步驟906中，剝離SiN遮罩910。結果繪示於圖9C中。在步驟908中，回蝕STI材料407。結果繪示於圖9D中，該圖顯示將STI材料407回蝕至閘極電介質410之位準。
在步驟910中，生長或沈積多晶矽間電介質(例如，電介質406)。舉例而言，使用氧化物-氮化物-氧化物(ONO)多晶矽間電介質。沈積IPD可用來加熱浮動閘極412中之材料至一充分高溫度以至少部分地形成介電罩蓋408。舉例而言，二氧化矽可開始自所植入氧及由其形成浮動閘極412之矽形成。應注意，形成IPD 406之後一些所植入氧可剩餘在浮動閘極412中。以後之熱製程步驟可將此氧轉換成二氧化矽。圖9E顯示步驟910之後之結果。在步驟410之後，眾所周知之步驟可用來形成記憶體單元之控制閘極、源極/汲極區及其他態樣。
在步驟912中，處理晶種材料908以自晶種材料908及浮動閘極芯柱412a頂部處之多晶矽形成介電罩蓋408。在其中晶種材料係氧之一實施例中，藉由一製程步驟達成對晶種材料908之處理，該製程步驟加熱晶種材料908至一充分高溫度以自所植入氧及浮動閘極412之多晶矽形成SiO2 。應注意，一個或多個製程步驟可達成此所需效應。如先前所論述，形成IPD 406可至少部分地達成對晶種材料908之處理。
當形成源極區/汲極區時所執行之退火係處理晶種材料908之一製程步驟之一個實例。因此，用於另一目的之將執行之一製程步驟亦用於處理晶種材料以形成介電罩蓋408。典型地，源極區/汲極區係藉由植入基板一例如砷或磷等材料來形成。在植入之後，執行一退火製程(例如，快速熱退火(RTA))。用於RTA之實例參數係加熱至1000攝氏度持續十秒鐘。此一RTA可用來將晶種材料(例如，氧)之大部分轉換為SiO2 。然而，可殘留一些晶種材料908。可藉由一不同製程步驟處理此殘留晶種材料908。舉例而言，一側壁氧化製程步驟可處理晶種材料908以至少部分地形成介電罩蓋408。為達成側壁氧化，將裝置置於一高溫及具有某一分數百分比之周圍氧氣之爐中，以使曝露表面氧化，從而提供一保護層。側壁氧化亦可用於修圓浮動閘極及控制閘極之邊緣。應注意，可在形成源極區/汲極區之前執行側壁氧化。
圖8B係闡述用於製作圖4A及4B之記憶體單元之製程之一部分之一項實施例之流程圖。圖8B之製程係圖8A之製程之一替代製程。圖9F-9G係沿圖3中線A-A之一橫截面，其根據圖8B之製程中所述之初始步驟繪示各個形成階段。圖9D-9E(在對圖8A之製程之論述中已進行闡述)繪示以後的形成階段。在此實例中，當以沿字線截取之一橫截面觀看時浮動閘極係相對狹窄。然而，應注意，本文中所論述之原理適用於當以沿位元線或字線及位元線兩者截取之一橫截面觀看時係狹窄之浮動閘極。
圖8B之製程以步驟902中之形成浮動閘極及STI材料407開始，此已相關於圖8A進行了論述。然後，在步驟904中剝離SiN遮罩910。圖9F繪示圖8B之製程之步驟904之後記憶體單元形成。
在步驟926中，將用於介電罩蓋408之晶種材料植入浮動閘極芯柱412a頂部中。圖9G繪示步驟926之後之結果。步驟926可類似於圖8A之植入步驟904。然而，由於晶種材料908直接植入至浮動閘極412之多晶矽中代替透過SiN遮罩910，因此在步驟926中可使用一較低植入能量。在一項實施例中，晶種材料係氧。在另一實施例中，晶種材料係氮。在一項實施例中，亦植入一控制材料(例如，氬)。
步驟908係回蝕STI材料407，結果已繪示於圖9D中。步驟910係沈積IPD材料406，結果已繪示於圖9E中。在步驟912中，處理晶種材料908以自晶種材料908及浮動閘極芯柱412a頂部處之多晶矽形成介電罩蓋408。已相關於圖8A論述了步驟912。
圖8C係闡述用於製作圖4A及4B之記憶體單元之製程之一部分之一項實施例之一流程圖。圖8C之製程係圖8A及8B之製程之一替代製程。圖9H-9I係沿圖3中線A-A之一橫截面，其根據圖8C之製程中所闡述之初始步驟繪示各個形成階段。圖9D-9E(已在對圖8A之製程之論述中進行闡述)繪示以後的形成階段。在此實例中，當以沿字線截取之一橫截面觀看時，浮動閘極係相對狹窄。然而，應注意，本文中所論述之原理適用於當以沿位元線或字線及位元線兩者截取之一橫截面觀看時係狹窄之浮動閘極。
圖8C之製程以步驟902中形成浮動閘極412及STI材料407開始，其已相關於圖8A進行了論述。在步驟904，剝離SiN遮罩910。
接下來，在步驟944中，回蝕STI材料407至中途。步驟944之結果繪示於圖9H中，其顯示向下蝕刻一STI材料407以曝露浮動閘極芯柱412a之一部分。然而，浮動閘極芯柱412a之下部及浮動閘極基底412b仍被STI材料407覆蓋。回蝕STI材料407所至之精確深度並不重要。在一個實施方案中，在到達浮動閘極基底412b之前之一點處停止蝕刻以使得當添加晶種材料時，其並不到達浮動閘極基底412b。應注意，在此實施例中，植入氧所藉以之能量可保持為相對低，此乃因浮動閘極芯柱412a之頂部曝露且僅將氧植入至一極淺深度。
在步驟946中，將晶種材料908植入至浮動閘極芯柱412a之頂部中，其中回蝕STI材料407以曝露頂部浮動閘極芯柱412a之側。在一項實施例中，材料為氧。在另一實施例中，材料為氮。在一項實施例中，亦植入例如氬之一控制材料。圖9I繪示步驟946之後之結果。應注意，在此實施方案中，在植入步驟之前，執行回蝕STI之大部分。
在步驟948中，進一步回蝕STI材料407。應注意，當在步驟948中進一步回蝕STI材料407時，將移除可已植入STI材料407之上部分中之任何晶種材料。圖9D繪示步驟948之後之結果。在步驟910中，沈積IPD層406。圖9E繪示沈積IPD層406之後之結果。
在步驟912中，處理晶種材料908以自晶種材料908及浮動閘極芯柱412a頂部處之多晶矽形成介電罩蓋408。已相關於圖8A論述了步驟912。
圖10圖解說明可包含一個或多個記憶體晶粒或晶片1012之一非揮發性儲存裝置1010。記憶體晶粒1012包含一記憶體單元陣列1000(二維或三維)、控制電路1020及讀取/寫入電路1030A及1030B。在一項實施例中，各種周邊電路對記憶體陣列1000之存取係以一對稱形式在該陣列之相對側上實施，以便將每側上之存取線及電路之密度減半。讀取/寫入電路1030A及1030B包含多個感測區塊300，該等感測區塊允許並行讀取或程式化一記憶體單元頁。記憶體陣列100可由字線經由列解碼器1040A及1040B定址且可由位元線經由行解碼器1042A及1042B定址。在一典型實施例中，一控制器1044與一個或多個記憶體晶粒1012包含於同一記憶體裝置1010(例如，一可抽換儲存卡或包)中。命令及資料經由線1032在主機與控制器1044之間及經由線1034在控制器與一個或多個記憶體晶粒1012之間傳送。一個實施方案可包含多個晶片1012。
控制電路1020與讀取/寫入電路1030A及1030B協作以對記憶體陣列1000執行記憶作業。控制電路1020包含一狀態機1022、一晶片上位址解碼器1024及一電力控制模組1026。狀態機1022提供對記憶作業之晶片級控制。晶片上位址解碼器1024提供一位址介面以在主機或一記憶體控制器所使用之位址與解碼器1040A、1040B、1042A及1042B所使用之硬體位址之間進行轉換。電力控制模組1026控制記憶作業期間向字線及位元線供應之電力及電壓。在一項實施例中，電力控制模組1026包含一個或多個能產生大於供應電壓之電壓之電荷幫浦。
在一項實施例中，控制電路1020、電力控制電路1026、解碼器電路1024、狀態機電路1022、解碼器電路1042A、解碼器電路1042B、解碼器電路1040A、解碼器電路1040B、讀取/寫入電路1030A、讀取/寫入電路1030B及/或控制器1044之一組合或任何組合可稱為一個或多個管理電路。
圖11繪示記憶體單元陣列1000之一實例性結構。在一項實施例中，將記憶體單元陣列劃分為M個記憶體單元區塊。對於快閃EEPROM系統係常見的，區塊即為擦除單位。亦即，每一區塊皆含有可一起擦除之最小數目之記憶體單元。每一區塊通常被劃分為若干個頁。一頁係一程式化單位。在一行記憶體單元中通常儲存一個或多個資料頁。一頁能儲存一個或多個區段。一區段包括使用者資料及附加項資料。附加項資料通常包含已自該區段之使用者資料計算出之一錯誤校正碼(ECC)。控制器之一部分(以下所闡述)在資料正被程式化至陣列中時計算ECC，且亦在正自陣列讀取資料時檢查ECC。另一選擇為，將ECC及/或其他附加項資料儲存在與其所從屬之使用者資料不同之頁或甚至不同之區塊中。一使用者資料區段通常為512個字組，對應於磁碟驅動器內一區段之大小。大量頁形成一區塊，例如自8個頁(舉例而言)至多達32個、64個、128個或更多個頁不等。亦可使用不同大小區塊及配置。
在另一實施例中，將位元線劃分為奇數位元線及偶數位元線。於一奇數/偶數位元線架構中，在一個時間程式化沿一共同字線且連接至奇數位元線之記憶體單元，而在另一時間程式化沿一共同字線且連接至偶數位元線之記憶體單元。
圖11顯示記憶體陣列1000之區塊i之更多詳細內容。區塊i包含X+1個位元線及X+1個NAND串。區塊i亦包含64個資料字線(WL0-WL63)、2個虛擬字線(WL_d0及WL_dl)、一汲極側選擇線(SGD)及一源極側選擇線(SGS)。每一NAND串之一個端子經由一汲極選擇閘極(連接至選擇線SGD)連接至一對應位元線，且另一端子經由一源極選擇閘極(連接至選擇線SGS)連接至源極線。由於存在64個資料字線及兩個虛擬字線，故每一NAND串包含64個資料記憶體單元及兩個虛擬記憶體單元。在其他實施例中，NAND串可具有多於或少於64個資料記憶體單元及兩個虛擬記憶體單元。資料記憶體單元可儲存使用者或系統資料。虛擬記憶體單元通常不用來儲存使用者或系統資料。某些實施例不包含虛擬記憶體單元。
圖12係分割為一核心部分(稱為一感測模組1280)及一共同部分1290之個別感測區塊300之一方塊圖。於一項實施例中，將存在用於每一位元線之一單獨感測模組1280，及用於一組多個感測模組1280之一個共同部分1290。於一個實例中，一感測區塊將包含一個共同部分1290及八個感測模組1280。一群組中之感測模組中之每一者將經由一資料匯流排1272與相關聯共同部分通信。更多詳細內容，參考美國專利申請公開案2006/0140007，該公開案之全文以引用方式併入本文中。
感測模組1280包括感測電路1270，該感測電路確定一所連接位元線中之一傳導電流係高於還是低於一預定臨限位準。在一些實施例中，感測模組1280包含一電路，其通常稱為一感測放大器。感測模組1280亦包含一位元線鎖存器1282，該位元線鎖存器用於設定所連接位元線上之一電壓狀況。舉例而言，鎖存在位元線鎖存器1282中之一預定狀態會導致把所連接位元線拉至一指定程式禁止之狀態(例如，Vdd)。
共同部分1290包括一處理器1292、一組資料鎖存器1294及一耦合於該組資料鎖存器1294與資料匯流排1220之間的I/O介面1296。處理器1292執行計算。舉例而言，其功能之一係確定儲存於所感測記憶體單元中之資料並將所確定之資料儲存在該組資料鎖存器中。該組資料鎖存器1294用於儲存在一讀取作業期間處理器1292所確定之資料位元。其亦用於儲存在一程式化作業期間自資料匯流排1220匯入之資料位元。所匯入之資料位元表示意欲程式化至記憶體中之寫入資料。I/O介面1296在資料鎖存器1294與資料匯流排1220之間提供一介面。
在讀取或感測期間，該系統在狀態機1022控制下運作，狀態機1022控制向經定址單元供應不同之控制閘極電壓。在感測模組1280步進穿過對應於記憶體所支援之各種記憶體狀態之各種預定義控制閘極電壓時，其可在此等電壓中之一者處跳脫且經由匯流排1272將一輸出自感測模組1280提供至處理器1292。此時，處理器1292藉由考量感測模組之跳脫事件及關於經由輸入線1293自狀態機施加之控制閘極電壓之資訊來確定所得記憶體狀態。然後處理器1292計算用於該記憶體狀態之一二進制編碼並將所得資料位元儲存至資料鎖存器1294中。在該核心部分之另一實施例中，位元線鎖存器1282有兩個用途：既作為用於鎖存感測模組1280之輸出之一鎖存器亦作為如上文所述之一位元線鎖存器。
預期一些實施方案將包含多個處理器1292。在一項實施例中，每一處理器1292將包含一輸出線(在圖12中未繪示)以使所述輸出線中之每一者線或(wired-OR)連接在一起。在一些實施例中，該等輸出線在連接至線「或」線之前被反轉。此組態使得能夠在程式驗證過程期間快速確定程式化過程何時完成，此乃因接收線「或」線之狀態機可確定正被程式化之所有位元何時達到所需位準。舉例而言，當每一位元達到其所需位準時，將向線「或」線發送該位元之一邏輯零(或經反轉，係一資料一)當所有位元輸出一資料0(經反轉，係一資料一)時，則狀態機知曉要終止程式化過程。在其中每一處理器皆與八個感測模組通信之實施例中，狀態機可(在一些實施例中)需要讀取線「或」線八次，或者向處理器1292添加邏輯以累積相關聯位元線之結果以使得該狀態機僅需讀取該線「或」線一次。
在程式化或驗證期間，將欲程式化之資料自資料匯流排1220儲存於該組資料鎖存器1294中。在狀態機控制下之程式化作業包括將一系列程式化電壓脈衝(具有增加之量值)施加至所定址記憶體單元之控制閘極。每一程式化脈衝後跟一驗證過程以確定該記憶體單元是否已程式化為所需狀態。處理器1292相對於所需記憶體狀態來監視被驗證之記憶體狀態。當二者一致時，處理器1292設定位元線鎖存器1282，以致使該位元線被拉至一指定程式抑制之狀態。此禁止耦合至該位元線之單元進一步程式化，即使在其經歷程式化脈衝施加在其控制閘極上時亦如此。於其他實施例中，該處理器首先載入位元線鎖存器1282且感測電路在驗證過程期間將其設定為一禁止值。
資料鎖存器堆疊1294含有對應於該感測模組之一資料鎖存器堆疊。在一項實施例中，每個感測模組1280存在3-5(或另一數目)個資料鎖存器。在一項實施例中，該等鎖存器各自為一個位元。於一些實施方案中(但並不要求)，將該等資料鎖存器實施為一移位暫存器以使得儲存於其中之並行資料轉換成用於資料匯流排1220之串行資料，且反之亦然。在一較佳實施例中，可將對應於m個記憶體單元之讀取/寫入區塊之所有資料鎖存器鏈接在一起以形成一區塊移位暫存器，以使得一資料區塊可藉由串行傳送來輸入或輸出。特定而言，對讀取/寫入模組庫進行調適，以使得其資料鎖存器組中之每一者將依序將資料移入或移出資料匯流排，仿佛其係用於整個讀取/寫入區塊之一移位暫存器之一部分。
可在以下專利中發現關於讀取作業及感測放大器之額外資訊：(1)名稱為「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」之美國專利7,196,931；(2)名稱為「Non-Volatile Memory And Method with Improved Sensing」之美國專利7,023,736；(3)第2005/0169082號美國專利申請公開案；(4)名稱為「Compensating for Coupling During Read Operations of Non-Volatile Memory」之美國專利7,196,928；及(5)2006年7月20日公佈、名稱為「非揮發性記憶體之參考感測放大器(Reference Sense Amplifier For Non-Volatile Memory)」之第2006/0158947號美國專利申請公開案。剛才以上所列所有五個專利文檔之全文皆以引用之方式併入本文中。
出於圖解說明及闡述之目的，上文已對本發明實施例進行了詳細闡述。並非意欲包羅無遺或將本發明限定於所揭示之精確形式。依據上述教示內容，可做諸多修改及改變。所述實施例之選取旨在最佳地解釋本發明實施例之原理及其實際應用，藉以使其他熟習此項技術者能夠以各種實施例形式及適合於所構想具體使用之各種修改來最佳地利用本發明。本發明之範疇意欲由隨附申請專利範圍來界定。
102．．．浮動閘極
104．．．控制閘極
106．．．IPD
202．．．NAND串
204．．．NAND串
206．．．NAND串
220．．．電晶體
222．．．記憶體單元
224．．．記憶體單元
226．．．記憶體單元
228．．．記憶體單元
230．．．電晶體
240．．．電晶體
242．．．記憶體單元
244．．．記憶體單元
246．．．記憶體單元
248．．．記憶體單元
250．．．電晶體
252．．．記憶體單元
300．．．感測區塊
350．．．位元線
352．．．字線
402．．．矽基板
404．．．控制閘極
406．．．第二介電層(IPD)
407．．．隔離材料
408．．．介電罩蓋
410．．．介電層
412．．．浮動閘極
412a．．．浮動閘極芯柱
412b．．．浮動閘極基底
444．．．源極區/汲極區
446．．．通道
602．．．矽基板
604．．．隧道氧化物層
606．．．多晶矽層
610．．．氮化物硬遮罩
708．．．氧化物間隔件
712．．．「鳥喙」
908．．．晶種材料
910．．．氮化物遮罩
1000．．．記憶體陣列
1010．．．非揮發性儲存裝置
1012．．．記憶體晶粒
1020．．．控制電路
1022．．．狀態機
1024．．．晶片上位址解碼器
1026．．．電力控制模組
1030A．．．讀取/寫入電路
1030B．．．讀取/寫入電路
1032．．．線
1034．．．線
1040A．．．列解碼器
1040B．．．列解碼器
1042A．．．行解碼器
1042B．．．行解碼器
1044．．．控制器
1220．．．資料匯流排
1270．．．感測電路
1272．．．匯流排
1280．．．核心部分(感測模組)
1282．．．位元線鎖存器
1290．．．共同部分
1292．．．處理器
1293．．．輸入線
1294．．．資料鎖存器
1296．．．I/O介面
圖1A、圖1B及圖1C繪示不同浮動閘極/控制閘極介面之結構；圖2係繪示三個NAND串之一電路圖；圖3繪示一非揮發性記憶體裝置之結構；圖4A及4B係一記憶體單元陣列之一部分之平面圖；圖5係一流程圖，其闡述一種用於製作一非揮發性記憶體單元陣列之製程之一項實施例；圖6A-6J繪示處於圖5中所述之製程之各種階段之一非揮發性記憶體單元陣列之一部分；圖7係圖解說明非揮發性儲存元件之各種組態之電場之一圖表；圖8A係一流程圖，其闡述一種用於製作一非揮發性記憶體單元陣列之製程之一項實施例；圖8B係一流程圖，其闡述一種用於製作一非揮發性記憶體單元陣列之製程之一項實施例；圖8C係一流程圖，其闡述一種用於製作一非揮發性記憶體單元陣列之製程之一項實施例；圖9A、圖9B、圖9C、圖9D及圖9E圖解說明處於圖8A之製造製程之各中階段中之非揮發性儲存元件；圖9F及圖9G圖解說明處於圖8B之製造製程之一階段中之非揮發性儲存元件；圖9H及圖9I圖解說明處於圖8C之製造製程之各種階段中之非揮發性儲存元件；圖10係一非揮發性記憶體系統之一方塊圖；圖11係繪示一記憶體陣列之一項實施例之一方塊圖；及圖12係繪示一感測區塊之一項實施例之一方塊圖。
402．．．矽基板
404．．．控制閘極
406．．．第二介電層(IPD)
407．．．隔離材料
408．．．介電罩蓋
410．．．介電層
412a．．．浮動閘極芯柱
412b．．．浮動閘極基底

Claims (8)

  1. 一種用於形成非揮發性儲存器件之方法，該方法包括：形成具有一頂部及至少兩個側之一浮動閘極(504、514、520、902)；在該浮動閘極之該頂部處形成一介電罩蓋(505、514、904、912、926、946)；其特徵在於在該浮動閘極之該頂部處之該介電罩蓋之形成包含將一第一材料及一第二材料植入於該浮動閘極之該頂部中，該第二材料控制該介電罩蓋之形成；在該浮動閘極之該至少兩個側周圍及該介電罩蓋之該頂部上方形成一閘極間介電層(528)；及在該浮動閘極之該頂部上方形成一控制閘極，該閘極間介電層使該控制閘極與該浮動閘極分離(530)。
  2. 如請求項1之方法，其中該形成一浮動閘極包含由矽形成該浮動閘極；且其中該形成一介電罩蓋包含：將氧植入於該浮動閘極之該頂部中；及加熱該浮動閘極以自該植入之氧及由其形成該浮動閘極之該矽形成該介電罩蓋。
  3. 如請求項2之方法，其中：該形成一浮動閘極包含使用一硬遮罩；及該將氧植入於該浮動閘極之該頂部中包含透過該硬遮罩植入氧。
  4. 如請求項2之方法，其進一步包括： 沈積用於一淺渠溝隔離結構之隔離材料，該隔離材料圍繞該浮動閘極之該至少兩個側；平坦化該隔離材料至駐存於該浮動閘極上之一硬遮罩之一位準；自該浮動閘極上移除該硬遮罩；其中在移除該硬遮罩之後但在自該浮動閘極之該至少兩個側移除該隔離材料之前執行該將氧植入於該浮動閘極之該頂部中。
  5. 如請求項2之方法，其進一步包括：沈積用於一淺渠溝隔離結構之隔離材料，該隔離材料圍繞該浮動閘極之該等側；平坦化該隔離材料至駐留在該浮動閘極上之一硬遮罩之一位準；自該浮動閘極上移除該硬遮罩；回蝕該隔離材料之一部分以曝露該浮動閘極之該至少兩個側之至少一部分；其中在該回蝕該隔離材料之一部分之後執行該將氧植入於該浮動閘極之該頂部中。
  6. 如請求項1之方法，其中該形成一浮動閘極及該形成一介電罩蓋包含：形成欲用於形成該浮動閘極之一多晶矽層；在該多晶矽上形成一層氧化物層，該氧化物層欲用於該介電罩蓋；在該氧化物層上形成一圖案； 基於該圖案蝕刻該氧化物層及該多晶矽以形成該介電罩蓋及該浮動閘極。
  7. 如請求項6之方法，其中該形成該浮動閘極及該形成該介電罩蓋進一步包含：選擇性地氧化用於形成該浮動閘極之該多晶矽，以提供曲率至該浮動閘極之該頂部，該多晶矽之該經氧化部分形成該介電罩蓋之一部分。
  8. 如請求項1之方法，其中該形成一控制閘極進一步包含：在該浮動閘極之該至少兩個側表面周圍形成該控制閘極。
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