KR100192551B1 - 반도체 메모리 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 커플링 비율을 높이기 위한 반도체 메모리 소자에 관한 것이다.
이를 위한 본 발명의 반도체 메모리 소자 및 그의 제조방법은 반도체 기판에 터널링 절연막이 형성되고, 측면에 굴곡부를 갖고 상기 터널링 절연막위에 부유 게이트가 형성되고, 상기 부유 게이트 표면상에 유전체층이 형성되고, 상기 유전체층 위에 역 항아리 또는 工자 모양의 제어 게이트가 형성되어 제어 게이트와 부유 게이트 간의 커패시턴스를 향상시켜 커플링 비를 높인 것이다
이 발명에 따른 반도체 메모리 소자에 의하면 커플링비가 증가하여 전력 소비를 줄일 수 있고 억세스 시간이 감소되는 효과가 있다.
Description
제1도(a) 내지 (c)는 종래의 플래쉬 메모리 소자의 공정단면도.
제2도(a)(b)는 종래의 플래쉬 메모리 소자의 데이터 기록, 소거시의 동작설명도.
제3도(a) 내지 (j)는 본 발명의 제 1 실시예에 EEPROM 메모리 소자의 공정단면도.
제4도(a) 내지 (h)는 본 발명의 제 2 실시예 EEPROM 메모리 소자의 공정단면도.
제5도(a)(b)는 본 발명의 제 1 실시예의 데이터 기록, 소거시의 동작설명도.
제6도(a)(b)는 본 발명의 제 2 실시예의 데이터 기록, 소거시의 동작설명도.
* 도면의 주요부분에 대한 부호의 설명
31, 51 : 반도체 기판 32, 52 : 터널 산화막
33a, 33b, 39a, 53a, 53b, 58a : 다결정 실리콘
33, 53 : 부유 게이트 34, 54 : 질화막
39, 58 : 제어 게이트 41, 60 : 제 1 불순물 영역
42, 61 : 제 2 불순물 영역 38, 57 : 고온 저압 유전체층(HLD)
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 커플링 비율을 높이기 위한 EEPROM 반도체 메모리 소자에 관한 것이다.
메모리 소자는 크게 기억된 정보를 지우고 다시 새로운 정보를 저장할 수 있는 휘발성 메모리 소자와, 일단 기억된 정보가 영구히 보존되는 비휘발성 메모리 소자로 나눌 수 있다.
휘발성 메모리 소자로서 정보의 기입 및 독출이 가능한 램(RAM)이 있으며, 비휘발성 메모리 소자로서 롬(ROM)과 EPROM(Erasable Programmable ROM) 및 EEPROM(Electrcally Erasable Programmable ROM)이 있다.
비휘발성 메모리 소자중 롬은 일단 정보가 기억되면 다시 프로그램을 할 수 없는 소자이고, EPROM와 EEPROM은 기억된 정보를 소거하고 다시 프로그램 하여 기억시킬 수 있는 소자이다.
EPROM와 EEPROM은 정보를 프로그램 하는 동작은 동일하고, 단지 기억된 정보를 소거하는 방법만이 다르다.
즉, EPROM은 자외선으로 기억된 정보를 소거하고 EEPROM은 전기적으로 기억된 정보를 소지한다.
이와 같은 메모리 소자중 EEPROM에 관해서 설명하면 다음과 같다.
EEPROM 반도체 메모리 소자중의 하나인 인텔의 ETOX를 갖는 종래의 반도체 메모리 소자를 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도(a) 내지 (c)는 종래의 EEPROM 메모리 소자의 공정단면도이고, 제2도 (a)(b)는 종래의 EEPROM 메모리 소자의 데이터 기록/소거시의 동작설명도이다.
즉, P형 실리콘 기판(1)위에 부유 게이트(3a)와 제어 게이트(5b)가 차례로 적층되어 형성되고, 상기 부유 게이트(3a) 양측의 P형 실리콘 기판(1)상에 소오스 영역 및 드레인 영역인 제 1, 제 2 불순물 영역(7, 8)이 형성된다.
여기서, P형 실리콘(1)과 부유 게이트(3a) 사이와 부유 게이트(3a)와 제어 게이트(5a) 사이에는 각각 절연막이 형성된다.
이때 상기 부유 게이트(3a)와 제어 게이트(5a) 사이에는 일반적인 트랜지스터의 게이트 절연막 정도의 두께로 절연막(4)이 형성되고, 부유 게이트(3a)와 P형 실리콘 기판(1) 사이에는 두께가 얇은 터널 산화막(2)이 형성된다.
이와 같은 종래의 EEPROM 메모리 소자의 제조방법을 설명하면 다음과 같다.
제1도(a)와 같이 P형 실리콘 기판(1)위에 터널 산화막(2), 제 1 다결정 실리콘(Poly Silicon)(3), 절연막(4), 및 제 2 다결정 실리콘(Poly Silicon)(5)을 차례로 증착한다.
제1도(b)와 같이 상기 제 2 다결정 실리콘(5)위에 감광막(6)을 증착하고 노광 및 현상공정으로 제어 게이트 영역 및 부유게이트 영역을 정의한다.
제1도(c)와 같이 상기 정의된 감광막(6)을 마스크로 이용하여 제 2 다결정 실리콘(5), 절연막(4), 제 1 다결정 실리콘(3) 및 터널 산화막(2)을 선택적으로 제거하여 제어 게이트(5a)와 부유 게이트(3a)를 형성한다.
그리고 상기 제어 게이트(5a)와 부유 게이트(3a)를 마스크로 이용한 상기 P형 실리콘기판(1)에 고농도 n형 불순물 이온을 주입하여 제 1, 제 2 불순물 영역(7, 8)을 형성한다.
이와 같은 종래의 ETOX를 갖는 EEPROM 메모리 소자의 동작은 다음과 같다.
하나의 셀에 데이터를 써넣기 위해서는 제2도(a)와 같이 제 2 불순물 영역(8)에 7∼8V의 전압이 인가하고, 제어 게이트(5a)에 12V∼13V 크기의 전압 펄스를 인가하며 제 1 불순물 영역(7)과 P형 실리콘 기판(1)을 접지시킨다.
그러면, 제 2 불순물 영역(8)과 P형 실리콘 기판(1) 사이의 PN 접합에서 높은 에너지가 발생하여 블랙다운(Break Down) 상태가 발생되고, 그로 인하여 열전자(Hot Electron)들이 생성된다.
이렇게 생성된 열전자중에서 일부가 P형 실리콘 기판(1)과 터널 산화막(2) 사이의 에너지 장벽 높이(약 3.2V) 보다 더 큰 에너지를 얻어서 P형 실리콘 기판(1)으로부터 터널 산화막(2)을 넘어서 부유 게이트(3a)로 들어가 그 곳에 저장된다.
이러한 방법을 채널 핫 일렉트론 인젝션(Channel Hoe Electron Injection) 방식이라 한다. 셀의 이러한 상태가 이진법에서의 논리 1을 나타낸다.
한편, 상기와 같이 하나의 셀에 쓰여진 데이터를 지우기 위해서는 제2도(b)와 같이 P형 실리콘 기판(1)과 제어 게이트(5a)를 접지시키고 제 2 불순물 영역(8)은 부유(Floating)시킨 상태에서 제 1 불순물 영역(7)에 12∼13V 크기의 전압 펄스를 인가한다.
그러나, 부유 게이트(3a)의 중첩된 부위의 얇은 터널링 산화막(2)을 통하여 Flower∼Nordheim 터널링 방식에 제 1 불순물 영역(7)으로 방출된다.
이때 부유 게이트(3a)에 저장된 전자들의 방출량이 점차 증가함에 따라 셀의 문턱전압은 점차 더 낮은 값으로 떨어지므로, 일반적으로 셀의 문턱전압이 3V 이하가 되도록 소거를 행한다.
따라서 이러한 상태가 이진법에서의 논리 0을 나타낸다.
이와 같은 종래의 ETOX를 갖는 EEPROM 메모리 소자의 경우는 데이터를 읽을 때 랜덤 억세스가 가능하여 데이터를 읽는 시간이 비교적 짧다는 장점을 갖고 있다.
반면에 ETOX를 갖는 EEPROM 메모리 소자에 있어서 커플링비는가 되고, 소거(Erase)시에는가 된다.
(C1은 제어 게이트와 부유 게이트 사이의 커패시턴스, C2는 소오스와 부유 게이트 사이의 커피시턴스, C3은 기판과 부유 게이트 사이의 커패시턴스, C4는 드레인과 부유 게이트 사이의 커패시턴스를 각각 나타낸다.)
또한 프로그램 전압(Vp)은이 되며
(Qfg는 부유 게이트의전하, Cr는 C1+C2+C3+C4, Vc는 제어 게이트의 전압, Vb는 드레인 전압, Vsub는 기판 전압, Vs는 소오스 전압을 각각 나타낸다.)
상기 식에 있어서, 동일한 프로그램 전압에 대해 커플링비가 증가되어야만 효율적인 프로그램이 가능하게 되며 이를 위해서는 제어 게이트와 부유 게이트 사이의 커패시턴스 용량이 증가되어야 한다.
그러나 상술한 종래의 ETOX를 갖는 EEPROM 메모리 소자에 있어서 고집적 소자에서는 셀 크기의 축소로 인해 증가시킬 수 있는 커패시터 유효면적이 제한되는 문제가 있다.
이로 인해 써넣기(Write)에서 드레인이 높은 전압을 가해야 하므로 프로그램시 많은 전력이 소비되는 문제가 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 부유 게이트와 제어 게이트의 커플링비를 증가시킴으로써 드레인에 낮은 전압을 인가한 상태에서 써넣기를 할 수 있도록 하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 소자는 반도체 기판, 상기 반도체 기판상에 형성되는 터널링 절연막, 상기 터널링 절연막상에 형성되며 측면에 굴곡부를 가진 부유 게이트, 상기 부유 게이트 표면상에 형성되는 유전체층, 상기 유전체층상에 형성되는 제거 게이트, 그리고 상기 부유 게이트 양측 기판상에 형성되는 제 1, 제 2 불순물 영역을 포함하여 구성됨에 그 특징이 있다.
또한 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 제조방법은 반도체 기판을 준비하는 제 1 단계, 상기 반도체 기판에 터널링 절연막, 제 1 도전체층 절연막을 차례로 형성하는 제 2 단계, 상기 절연막을 선택적으로 제거하여 콘택 홀을 형성하는 제 3 단계, 상기 콘택 홀을 통해 제 1 도전체층에 연결되도록 전면에 제 2 도전체층을 형성하는 제 4 단계, 상기 콘택 홀을 중심으로 단위 셀 영역을 정의하여 제 2, 제 1 도전체층을 선택적으로 제거하고 상기 절연막을 모두 제거하여 부유 게이트를 형성하는 제 5 단계, 상기 부유 게이트의 노출된 표면에 유전체층을 형성하는 제 6 단계, 상기 유전체층위에 제어 게이트를 형성하는 제 7 단계, 그리고 부유 게이트 양측의 상기 반도체기판에 제 1, 제 2 불순물 영역을 형성하는 제 8 단계를 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 본 발명에 따른 반도체 메모리 소자 및 그의 제조방법의 바람직한 일실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도(a) 내지 (j)는 본 발명의 제 1 실시예 EEPROM 메모리 소자의 공정단면도이다.
제3도(a)와 같이 반도체 기판(31)상에 터널 산화막(32), 제 1 다결정 실리콘(33a) 및 질화막(34)을 차례로 증착한다.
다음에 상기 질화막(34)위에 제 1 감광막(35)을 증착하고 노광 및 현상하여 상기 질화막(34)의 소정부위가 노출되도록 한다.
제3도(b)와 같이 상기 제 1 감광막(35)을 마스크로 이용하여 상기 노출된 질화막(34)을 선택적으로 제거하여 제 1 다결정 실리콘(33a)에 콘택 홀을 형성한다.
제3도(c)와 같이 상기 제 1 감광막(35)을 제거하고 상기 콘택 홀을 통해 제 1 다결정 실리콘(33a)에 연결되도록 전면에 제 2 다결정 실리콘(33b)을 증착한다. 그리고 상기 제 2 다결정 실리콘(33b)위에 제 2 감광막(36)을 증착하고 노광 및 현상하여 단위 셀 영역을 정의한다.
제3도(d)와 같이 상기 제 2 감광막(36)을 마스크로 이용하여 상기 제 1, 2 다결정 실리콘(33a, 33b) 및 상기 질화막(34)을 선택적으로 식각한다.
제3도(e)와 같이 상기 제 2 감광막(36)을 제거하고 상기 제 2 다결정 실리콘(33b)위에 제 3 감광막(37)을 증착하고 노광 및 현상공정으로 제 3 감광막 패턴을 형성한다.
이때 제 3 감광막(37) 패턴은 제 2 감광막(36)의 패턴보다 더 좁은 폭으로 한다.
제3도(f)와 같이 제 3 감광막(37) 패턴을 마스크로 이용하여 노출된 부분의 제 2 다결정 실리콘(33b)을 제거하고 상기 질화막(34)을 모두 제거하여 부유 게이트(33)를 형성한다.
제3도(g)와 같이 상기 부유 게이트(33)의 노출된 표면에 고온 저압 유전체(HLD)(38)을 형성한다.
제3도(h)와 같이 상기 고온 저압 유전체(HLD)(38)층을 포함한 터널 산화막(32) 전면에 제 3 다결정 실리콘(39a)을 증착한다.
그리고 제 3 다결정 실리콘(39a)위에 제 4 감광막(40)을 증착하고 노광 및 현상하여 제 2 감광막(36) 패턴과 동일한 크기의 단위 셀 영역을 정의한다.
제3도(i)와 같이 상기 제 4 감광막(40) 패턴을 마스크로 이용하여 노출된 제 3 다결정 실리콘(39a)과 상기 터널 산화막(32)을 선택적으로 식각하여 제어 게이트(39)를 형성한다.
제3도(j)와 같이 제어 게이트(39) 및 부유 게이트(33)를 마스크로 이용한 고농도 n형 불순물 이온주입으로 상기 반도체 기판(31)에 소오스/드레인 영역인 제 1, 2 불순물 영역(41, 42)을 형성한다.
한편, 제4도(a) 내지 (h)는 본 발명의 제 2 실시예 EEPROM 메모리 소자의 공정단면도이다.
본 발명 제 2 실시예의 반도체 소자 제조방법은 제4도 (a)와 같이 반도체 기판(51)상에 터널 산화막(52), 제 1 다결정 실리콘(53a), 질화막(54)을 차례로 증착한다.
다음에 상기 질화막(54)위에 제 1 감광막(55)을 증착하고 노광 및 현상하여 상기 질화막(54)의 소정 부위가 노출되도록 한다.
제4도(h)와 같이 상기 제 1 감광막(55)을 마스크로 이용하여 상기 노출된 질화막(54)을 선택적으로 제거하고 상기 제 1 감광막(55)을 제거한다.
제4도(c)와 같이 상기 제 1 다결정 실리콘(53a)과 연결되도록 남아있는 질화막(54)을 포함한 제 1 다결정 실리콘(53a)위에 제 2 다결정 실리콘(53b)을 증착한다.
그리고 상기 제 2 다결정 실리콘(53b)위에 제 2 감광막(56)을 증착하고 노광 및 현상공정으로 상기 질화막(54)상측의 제 2 다결정 실리콘(53b)이 노출되도록 패턴을 형성한다.
제4도(d)와 같이 상기 제 2 감광막(56) 패턴을 마스크로 이용하여 노출된 제 2 다결정 실리콘(53b)을 제거하고 상기 질화막(54)을 모두 제거한 다음 제 2 감광막(56)도 제거한다.
제4도(e)와 같이 상기 질화막이 제거된 부분을 포함하여 노출된 제 1, 2 다결정 실리콘(53a, 53b) 표면에 고온 저압 유전체(HLD)(57)층을 형성한다.
제4도(f)와 같이 상기 고온 저압 유전체(HLD)(57)층 전면에 제 3 다결정 실리콘(58a)을 형성하고, 상기 제 3 다결정 실리콘(58a)위에 제 3 감광막(59)을 증착하고 노광 및 현상하여 단위 셀 영역을 정의한다.
제4도(g)와 같이 상기 제 3 감광막(59)을 마스크로 이용하여 제 1, 2, 3 다결정 실리콘(53a, 53b, 58a), 상기 고온 저압 유전체(HLD)(57) 및 터널 산화막(52)을 선택적으로 제거항 제어 게이트(58), 및 부유 게이트(53)를 형성한다.
제4도(h)와 같이 상기 제어 게이트(58) 및 부유 게이트(53)를 마스크로 이용한 고농도 n형 불순물 이온주입으로 상기 반도체 기판(51)상에 소오스/드레인 영역인 제 1, 제 2 불순물 영역(60, 61)을 형성한다.
이와같이 제조되는 본 발명의 반도체 메모리 소자의 구조는 제5도 및 제6도와 같다.
제5도(a)와 (b) 및 제6도(a)와 (b)는 본 발명의 동작원리를 설명하기 위한 단위 셀 단면구조도이다.
본 발명 제 1 실시예의 반도체 메모리 소자의 구조는 제5도(a)(b)와 같이 반도체 기판(31)의 소정부위에 터널 산화막(32)이 형성되고, 상기 터널 산화막(32)위에 工자 모양으로 부유 게이트(33)가 형성되며, 상기 부유 게이트(33) 표면에는 유전체층(38)이 형성된다.
그리고 상기 유전체층(38)위에는 역 항아리 모양의 제어 게이트(39)가 형성되고, 상기 부유 게이트(33) 및 제어 게이트(39) 양측의 반도체 기판(31)에는 소오스/드레인 영역인 제 1, 제 2 불순물 영역(41, 42)이 형성된다.
즉, 부유 게이트(33)는 상기 터널 산화막(32)위에 제 1 부유 게이트가 형성되고, 상기 제 1 부유 게이트의 중앙부위에 제 2 부유 게이트가 형성되며, 중앙부분이 상기 제 2 부유 게이트 상부에서 연결되고 양측은 상기 제 1 부유 게이트와 평행하게 제 3 부유 게이트가 형성되어 이들 제 1, 제 2, 제 3 부유 게이트가 전기적으로 연결된 구조를 갖는다.
그리고, 제어 게이트(39)는 상기 제 2, 제 3 부유 게이트를 감싸도록 제 1 부유 게이트 상측의 유전체층(38)위에 형성된다.
또한 상기 부유 게이트와 제 1, 제 2 불순물 영역은 부유 게이트의 모서리 부분에서 서로 오버랩(over lap)된다.
한편, 본 발명 제 2 실시예의 반도체 메모리 소자의 구조는 제6도 (a)(b)와 같이 반도체 기판(51)의 소정부위에 터널 산화막(52)이 형성되고, 상기 터널 산화막(52)위에 항아리 모양으로 부유 게이트(53)가 형성되며, 상기 부유 게이트(53) 표면에는 유전체층(57)이 형성된다.
그리고 상기 유전체층(57)위에는 工자 모양의 제어 게이트(58)가 형성되고, 상기 부유 게이트(53) 및 제어 게이트(58) 양측의 반도체 기판(51)에는 소오스/드레인 영역인 제 1, 제 2 불순물 영역(60, 61)이 형성된다.
즉, 부유 게이트는 상기 터널 산화막(52)위에 제 1 부유 게이트가 형성되고, 상기 제 1 부유 게이트 양단 상측에는 제 1 부유 게이트에 연결되도록 제 2, 제 3 부유 게이트가 형성되며, 상기 제 2 부유 게이트위에는 일측이 상기 제 2 부유 게이트와 연결되고 타측은 제 3 부유 게이트 방향으로 연장되어 제 1 부유 게이트와 평행하도록 제 4 부유 게이트가 형성되고, 상기 제 3 부유 게이트위에는 일측이 상기 제 3 부유 게이트와 연결되고 타측은 제 2 부유 게이트방향으로 연장되어 제 1 부유 게이트와 평행하며 제 4 부유 게이트와 접촉되지 않도록 제 5 부유 게이트가 형성되어 항아리 모양으로 형성된다.
그리고 제어 게이트(58)는 상기 제 1, 제 2, 제 3, 제 4, 제 5 부유 게이트 사이의 공간영역을 채우도록 유전체층(57)위에 제 1 제어 게이트가 형성되고, 상기 제 4, 제 5 부유 게이트 사이에 제 1 제어 게이트와 연결되도록 제 2 제어 게이트가 형성되며, 상기 제 4, 제 5 부유 게이트 상측 및 제 2 제어 게이트위에 걸쳐 상기 제 2 제어 게이트에 연결되도록 제 3 제어 게이트가 형성되어 工자 모양으로 형성된다.
이와같이 구성되는 본 발명 제 1, 제 2 실시예의 반도체 메모리 소자의 동작 방법은 다음과 같다.
하나의 셀에 데이터를 써넣기 위해서는 제5도(a) 및 제6도(a)와 같이 제어 게이트(39, 58)에 VCGVp의 적절한 전압을 인가하고, 제 1 불순물 영역(41, 60)과 기판은 접지시킨 상태에서 제 2 불순물 영역(42, 61)에 VD≠0인 전압을 인가한다.
이때 제어 게이트(39, 58)와 제 2 불순물 영역(42, 61)에 인가되는 전압은 종래 보다 더 적은 전압이 인가된다.
그러면 제 2 불순물 영역(42, 61)과 기판(31, 51) 사이에 열전자들이 생성되고, 생성된 열전자 중에서 일부가 기판(31, 51)으로부터 터널 산화막(32, 52)을 넘어서 부유 게이트(33, 53)로 들어가 그 곳에 저장되므로써 써넣기 동작이 완료된다.
상기와 같이 하나의 셀에 쓰여진 데이터를 지우기 위해서는 제5도(b) 및 제6도 (b)와 같이 기판(31, 51)과 제어 게이트(39. 58)를 접지시키고 제 2 불순물 영역(42, 61)은 부유(Floating)시킨 상태에서 제 1 불순물 영역(41, 60)에 펄스 전압을 인가한다.
이때 제 1 불순물 영역(41, 60)에 인가되는 펄스는 종래 보다 더 적은 펄스가 인가된다.
그러면 부유 게이트(33, 53)에 저장되어 있던 전자가 부유 게이트(33, 53)와 제 1 불순물 영역(41, 60)이 중첩된 부위의 얇은 터널링 산화막(32, 52)을 통하여 Flower-Nordheim 터널링 방식에 의해 제 1 불순물 영역(41, 60)으로 방출된다.
이때 부유 게이트(33, 53)에 저장된 전자들의 방출량이 점차 증가함에 따라 셀의 문턱전압은 점차 더 낮은 값으로 떨어지므로, 일반적으로 셀의 문턱전압이 3V 이하가 되도록 소거를 행한다.
이상에서 설명한 바와 같은 본 발명의 반도체 메모리 소자는 다음과 같은 효과가 있다.
첫째, 부유 게이트와 제어 게이트 사이의 커패시턴스가 증가되어 커플링비가 증대되므로 써넣기 효율을 향상시킨다.
둘째, 커플링비가 증가되므로 써넣기/소거시에 제어 게이트 및 제 1, 제 2 불순물 영역에 인가하는 전압을 낮출 수 있어 전력소비를 줄일 수 있다.
셋째, 커플링 비가 증대되므로 종래와 동일한 게이트 전압이 가해질 경우에는 리드전류(Read Current)가 증가하게 되어 억세스(Accese) 시간이 감소된다.
Claims (19)
- 반도체 기판; 상기 반도체 기판상에 형성되는 터널링 절연막; 상기 터널링 절연막상에 형성되며 측면에 굴곡부를 가진 부유 게이트; 상기 부유 게이트 표면상에 형성되는 유전체층; 상기 유전체층상에 형성되는 제어 게이트; 그리고 상기 부유 게이트 양측 기판상에 형성되는 제 1, 제 2 불순물 영역을 포함하여 구성됨을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 터널링 절연막은 산화막으로 형성됨을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 유전체층 고온 저압 유전체(HLD)로 형성됨을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 부유 게이트와, 제 1, 제 2 불순물 영역은 부유 게이트의 모서리 부분에서 서로 오버랩됨을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 제 1, 제 2 불순물 영역은 n형으로 형성됨을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 부유 게이트는 工자 모양으로 형성됨을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 부유 게이트는 상기 터널링 절연막위에 형성되는 제 1 부유 게이트; 상기 제 1 부유 게이트의 중앙부위에 형성되는 제 2 부유 게이트; 그리고 상기 제 2 부유 게이트에 중앙부분이 연결되고 상기 제 1 부유 게이트와 평행하게 형성되는 제 3 부유 게이트를 구비하여 구성됨을 특징으로 하는 반도체 메모리 소자.
- 제7항에 있어서, 제 3 부유 게이트는 제 1 부유 게이트보다 더 짧게 형성됨을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 제어 게이트는 부유 게이트의 일부를 감싸도록 형성됨을 특징으로 하는 반도체 메모리 소자.
- 반도체 기판; 상기 반도체 기판위에 형성되는 터널링 절연막; 상기 터널링 절연막위에 항아리 모양으로 형성되는 부유 게이트; 상기 부유 게이트의 표면상에 형성되는 유전체층; 상기 유전체층 위에 工자 모양으로 형성되는 제어 게이트; 그리고 상기 부유 게이트 양측의 반도체 기판에 형성되는 제 1, 제 2 불순물 영역을 포함하여 구성됨을 특징으로 하는 반도체 메모리 소자.
- 제10항에 있어서, 부유 게이트는 상기 터널링 절연막위에 형성되는 제 1 부유 게이트; 상기 제 1 부유 게이트 양단 상측에 형성되어 제 1 부유 게이트와 연결된 제 2, 제 3 부유 게이트; 상기 제 2 부유 게이트위에 형성되어 일측이 상기 제 2 부유 게이트와 연결되고 타측은 제 3 부유 게이트방향으로 연장되는 제 4 부유 게이트; 상기 제 3 부유 게이트위에 형성되어 일측이 상기 제 3 부유 게이트와 연결되고 타측은 제 2 부유 게이트방향으로 연장되는 제 5 부유 게이트를 포함하여 구성됨을 특징으로 하는 반도체 메모리 소자.
- 제11항에 있어서, 제 4 부유 게이트와 제 5 부유 게이트는 상기 제 1 부유 게이트와 평행하게 형성되고 서로 일정 간격을 갖고 형성됨을 특징으로 하는 반도체 메모리 소자.
- 제10항에 있어서, 제어 게이트는 항아리 모양의 내부와 상측 표면에 걸쳐 형성됨을 특징으로 하는 반도체 메모리 소자.
- 반도체 기판을 준비하는 제 1 단계; 상기 반도체 기판에 터널링 절연막, 제 1 도전체층 및 절연막을 차례로 형성하는 제 2 단계; 상기 절연막을 선택적으로 제거하여 콘택 홀을 형성하는 제 3 단계; 상기 콘택 홀을 통해 제 1 도전체층에 연결되도록 전면에 제 2 도전체층을 형성하는 제 4 단계; 상기 콘택 홀을 중심으로 단위 셀 영역을 정의하여 제 2, 제 1 도전체층을 선택적으로 제거하고 상기 절연막을 모두 제거하여 부유 게이트를 형성하는 제 5 단계; 상기 부유 게이트의 노출된 표면에 유전체층을 형성하는 제 6 단계; 상기 유전체층위에 제어 게이트를 형성하는 제 7 단계; 그리고 부유 게이트 양측의 상기 반도체 기판에 제 1, 제 2 불순물 여역을 형성하는 제 8 단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 소자 제조방법.
- 제14항에 있어서, 제 5 단계에서 제 1 도전층의 길이보다 더 짧도록 제 2 도전체층의 양측을 제거하는 단계를 더 포함하여 이루어짐을 특징으로 하는 반도체 메모리 소자 제조방법.
- 제14항에 있어서, 절연막은 질화막으로 형성함을 특징으로 하는 반도체 메모리 소자 제조방법.
- 제14항에 있어서, 제 1, 제 2 도전체층 및 제어 게이트는 다결정 실리콘으로 형성함을 특징으로 하는 반도체 메모리 소자 제조방법.
- 제14항에 있어서, 유전체층은 고압 저온 유전체층으로 형성함을 특징으로 하는 반도체 메모리 소자 제조방법.
- 반도체 기판을 준비하는 단계; 상기 반도체 기판상에 터널링 절연막, 제 1 도전체층을 형성하는 단계; 상기 제 1 도전체층상의 소정부위에 절연막을 형성하는 단계; 상기 절연막을 포함한 제 1 도전체층위에 제 2 도전체층을 형성하는 단계; 상기 절연막을 중심으로 단위 셀 영역을 정의하여 상기 제 1, 제 2 도전체층 및 터널링 절연막을 선택적으로 제거하는 단계; 상기 절연막 상측의 제 2 도전체층을 선택적으로 제거하고 절연막을 모두 제거하여 부유 게이트를 형성하는 단계; 상기 부유 게이트 표면상에 유전체층을 형성하는 단계; 상기 유전체층 위에 제어 게이트를 형성하는 단계; 그리고 상기 부유 게이트 양측의 상기 반도체 기판에 제 1, 제 2 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 소자 제조방법.
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Cited By (1)
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