JPH0334581A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有する書替え可能
なメモリセルを用いた不揮発性半導体記憶装置とその製
造方法に関する。

（従来の技術） 不揮発性半導体記憶装置として、浮遊ゲートと制御ゲー
トを持つＭＯＳトランジスタ構造のメモリセルを用いた
ものが知られている。そのなかで電気的書き替えを可能
としたものは、ＥＥＦＲＯＭとして知られている。

第１４図は、従来のＥＥＦＲＯＭのメモリセルの一つで
あるＦＥＴＭＯＳ型メモリセルの構造を示す。（ａ）は
平面図であり、（ｂ）　（ｅ）はそれぞれ（ａ）のＡ−
Ａ’およびＢ−Ｂ’断面図である。ｐ型シリコン基板３
１に素子分離絶縁膜３２が形成され、その下にはチャネ
ルストッパとしてｐ＋型層３３が形成されている。この
様な素子分離された基板上のチャネル領域全面にトンネ
ル電流が流れ得る薄い第１ゲート絶縁膜３４が形成され
、この上に浮遊ゲート３５が形成され、この上に更に第
２ゲート絶縁膜３６を介して制御ゲート３７が形成され
ている。浮遊ゲート３５と制御ゲート３７とは、チャネ
ル長方向には同じマスクを用いて連続的にエツチングす
ることによりそのエツジが揃えられる。そしてこれらの
積層ゲートをマスクとして不純物をイオン注入してソー
ス、ドレインとなるｎ＋型層３８．３９が形成されてい
る。

このＦ　Ｅ　ＴＭＯＳ型メモリセルは、制御ゲート。

浮遊ゲートおよびソース、ドレインが自己整合されて形
成されるため、微細化が可能であるが、次のような問題
がある。

第１５図は、ＦＥＴＭＯ３型メモリセルの容量関係を示
している。図示のようにこのメモリセルは、主として制
御ゲートと浮遊ゲート間の容量ＣＧ　Ｇ　＊浮遊ゲート
と基板間の容量ＣＣＨ＋浮遊ゲートとソース、ドレイン
間の容ａｃｏｓを有している。

いま、浮遊ゲートに基板から電子を注入するため、制御
ゲートに正の高電圧を印加する場合を考える。

簡単のため浮遊ゲートに電荷がないとして、基板を零電
位、制御ゲートに与えら−れる電位をＶ（（、とすると
、浮遊ゲートの電位ＶＰＧは、 ＶＦＧ−Ｃａａ−Ｖｃａ／　（ＣＤＳ十ＣＣＨ＋Ｃｃｃ
）となる。この式から明らかなように、容量結合比Ｃｃ
ｃ／　（Ｃｏｓ＋　ＣＣＨ十Ｃｃｃ）の値が大きい程、
浮遊ゲートの電位ＶＦＯは高いものとなる。すなわち、
制御ゲートに与える電位ＶＣＣを小さくして効率よく書
き込みを行うためには、上述の容量比をできるだけ大き
いものとすることが望ましい。ところが現在実用化され
ている微細化されたＦ　Ｅ　ＴＭＯＳ型メモリセルにお
いては、上述の容量比は１／２程度であり、書き込みを
行うためには制御ゲートに約２０Ｖという高電圧を印加
することが必要である。浮遊ゲートと制御ゲート間の結
合容量を大きくするため、第１４図（ａ）　（ｂ）にも
示されるように通常、浮遊ゲートは素子分離絶縁膜上に
まで一部延在するようにパターン形成される。しかしメ
モリセルを高密度に集積するためには、それ程素子分離
領域に延ばすことはできず、したがってこの方法で浮遊
ゲートと制御ゲート間の結合容量を大きくすることには
限界がある。そして制御ゲートに２０Ｖという高電圧を
必要とするために、素子分離耐圧および周辺回路の素子
分離耐圧にも２０Ｖ以上が要求され、その結果メモリセ
ルを例えばサブμｍの寸法で加工しても、素子分離領域
に数μｍを必要とし、これがメモリアレイ全体としての
高集積化を妨げる原因となっている。また、２０Ｖとい
う高電圧を必要とするために、周辺回路のＭＯＳトラン
ジスタや選択ゲートの信頼性にも問題がある。さらにＥ
ＥＦＲＯＭについて、これまで広く用いられている紫外
線消去型ＥＦＲＯＭの使用電源（５ｖ。

１２．５Ｖ）とのコンパチビリティがあることが利用者
にとっては望ましいのであるが、これもない。

（発明が解決しようとする課題） 以上のように従来のＦ　Ｅ　ＴＭＯＳ型メモリセルは、
書込みに高電圧を必要とするために高集積化が難しく、
また信頼性上も問題があった。

本発明は、効果的に浮遊ゲートと制御ゲート間の結合容
量を大きくしてこの様な問題を解決した不揮発性半導体
記憶装置とその製造方法を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明に係る不揮発性半導体記憶装置のメモリセルは、
半導体基板上に第１ゲート絶縁膜を介して形成される浮
遊ゲートを内部に空孔を有する形状とし、その内面およ
び外面に対して第２ゲート絶縁膜を介して対向するよう
に制御ゲートを設けたことを特徴とする。浮遊ゲートの
端面が閉じている場合には、例えばその上面に小さい孔
を開けて、内部に埋め込まれる部分と孔を通してつなが
る外部の部分を持つ制御ゲートを形成する。パイプ状浮
遊ゲートの端面が開いている場合には、この端面開口を
通して内部に埋め込まれる部分と外部に積層された部分
がつながる制御ゲートを形成することができる。

本発明の方法はこの様な不揮発性半導体記憶装置を製造
するに当たって、まず素子分離された基板上に第１ゲー
ト絶縁膜を介して第１層多結晶シリコン膜、絶縁膜およ
び第２層多結晶シリコン膜を順次堆積形成し、この積層
体をゲート領域に所定パターンで残置する。次いで第３
層多結晶シリコン膜を堆積してこれを異方性エツチング
により積層体の側壁にのみ残置させて、第１層多結晶シ
リコン膜、第２層多結晶シリコン膜および第３層多結晶
シリコン膜により完全に閉じられて内部に絶縁膜が埋め
込まれた状態のバイブ状浮遊ゲートを形成する。この後
浮遊ゲートの一部に孔を開けてこの孔を通して内部の絶
縁膜を除去し、空洞状になった浮遊ゲートの内面および
外面に第２ゲート絶縁膜を形成する。そして第４層多結
晶シリコン膜を堆積し、これをパターニングして制御ゲ
ートを形成する。制御ゲートは、孔を通してパイプ状の
浮遊ゲート内部に回り混み、浮遊ゲートの内面および外
面に対向する状態が得られる。

本発明はまた、上述の積層体のパターニングに際してセ
ルのチャネル幅方向は連続するストライプ状パターンと
して、第３層多結晶シリコン膜の側壁残しによりチャネ
ル幅方向に長く連続するパイプ状導体を形成する。そし
てこの導体をゲート領域に残すようにパターニングして
、チャネル幅方向の端面に開口を有する状態のパイプ状
浮遊ゲートを得る。その後浮遊ゲート内部の絶縁膜を端
面開口からエツチング除去して、浮遊ゲートの内面およ
び外面に第２ゲート絶縁膜を形成する。そして第４層多
結晶シリコン膜を堆積してパターニングすることにより
制御ゲートを形成する。このとき制御ゲートはパイプ状
浮遊ゲートの開口端面から内部に回り込んで、やはり浮
遊ゲートに対して内面および外面で対向する状態が得ら
れる。

（作用） 本発明によれば、浮遊ゲートの上部に凹部を設けてその
内壁面にも制御ゲートを対向させることによって、制御
ゲートと浮遊ゲート間の結合容量を大きいものとするこ
とができる。これにより、書込み或いは消去時に制御ゲ
ートに印加する制御電位を低くすることができ、素子分
離領域の縮小などにより高集積化を実現することができ
る。また周辺回路を含めて記憶装置の信頼性向上が図ら
れる。ＥＥＰＲＯＭを構成した場合に、紫外線消去型Ｅ
ＥＦＲＯＭとの使用電源のコンパチビリティも実現でき
る。

本発明の方法によれば、浮遊ゲート表面の凹部形成を選
択エツチングによらず、側壁残しの技術を用いて周辺に
塀を立てるように突出部を形成する方法を用いている。

これにより、小さい面積の浮遊ゲートであってもこれに
自己整合的に確実に凹部を形成することができ、制御ゲ
ートと浮遊ゲートとの結合面積の増大を図り、上述のよ
うな優れた利点を有するメモリセルを得ることができる
。

（実施例） 以下本発明の詳細な説明する。

第１図は一実施例のＥＥＦＲＯＭの Ｆ　Ｅ　ＴＭＯＳ型メモリセルの構造を示す。（ａ）は
平面図であり、（ｂ）　（ｃ）はそれぞれ（ａ）のＡ−
Ａ′およびＢ−Ｂ’断面図である。ｐ型シリコン基板１
の素子分離領域には厚い素子分離絶縁膜２が形成され、
その下にはチャネルストッパとしてｐ＋＋層３が形成さ
れている。素子分離された基板領域にトンネル電流が流
れ得る薄い第１ゲート絶縁膜４が形成され、この上に浮
遊ゲート５が形成されている。浮遊ゲート５は、セルの
チャネル幅方向（ゲート幅方向）に長い、端面が閉じら
れたパイプ状をなしている。言換えれば、浮遊ゲート５
は閉じた箱型に形成されている。そしてこの浮遊ゲート
５の上面に孔１０が開けられており、浮遊ゲート５の内
面および外面に第２ゲート絶縁膜６が形成されている。

制御ゲート７は浮遊ゲート５の内部に埋め込まれた部分
と外部に積層された部分とから構成され、これらは孔１
０を介して一体に接続されている。すなわち制御ゲート
７は、第２ゲート絶縁膜６を介して浮遊ゲート５の内面
および外面に対向するように形成されている。これらゲ
ート領域を挟んで基板にはドレイン、ソースとなるｎ＋
型型数散層８９が形成されている。

図では、一つのメモリセル部のみ示しているが、このよ
うなメモリセルが多数配列形成されてメモリセルアレイ
を構成している。浮遊ゲート５は各メモリセル毎に独立
であり、制御ゲート７は通常一方向のメモリセルに共通
に連続的に配設されてワード線を構成する。

第２図（ａ）　〜（ｈ）および第３図（ａ）　〜（ｈ）
は、この実施例のメモリセルの製造工程を示す、それぞ
れ第１図（ｂ）　、　　（ｅ）に対応する断面図である
。

これらの図を参照して具体的な製造工程を説明すると、
まずｐ型シリコン基板１に通常のＬＯＣＯ３法を用いて
素子分離絶縁膜２を形成する。素子分離絶縁膜２の下に
は、チャネルストッパとなるｐ＋＋層３を形成する。こ
うして素子分離された基板に、熱酸化によって１０００
入程度の酸化膜１１を形成する（第２図（ａ）、第３図
（ａ）　）　、次に、全面にＣＶＤ法によりＢＰＳＧ膜
１２膜室２して熱処理により表面を平坦化し、さらにそ
の表面にＣＶＤ法によりシリコン窒化膜１３を堆積する
（第２図（ｂ）、第３図（ｂ））。

その後、ＢＰＳＧ膜１２膜室２膜１３の積層膜をＰＥＰ
工程と反応性イオンエツチング工程により選択エツチン
グして、ゲート領域に開口部を形成する。こうしてパタ
ーン形成された積層膜は、浮遊ゲートをパイプ状に形成
するためのスペーサ膜であり、またトンネル絶縁膜であ
る第１ゲート絶縁膜を形成するためのマスク膜ともなる
。すなわちこの積層膜を用いて酸化膜１１を一旦エッチ
ング除去し、ここに熱酸化により５０〜２００Åの第１
ゲート絶縁膜４を形成する（第２図（Ｃ）。

第３図（Ｃ））。次に厚さ２００　ｎｍ程度の第１層多
結晶シリコン膜５．を堆積してこれにリンまたは砒素な
どの不純物をドーピングし、この上にＣＶＤによりシリ
コン酸化膜などの絶縁膜１４を１００ｎ１１程度堆積し
、さらにこの上に２００　ｎｍ程度の第２層多結晶シリ
コン膜５□を堆積形成して、これに第１層と同様に不純
物をドーピングする（第２図（ｄ）、第３図（ｄ））。

その後これら三層の積層体をＰＥＰ工程と反応性イオン
エツチングによってゲート領域に残すようにパターン形
成する（第２図（ｅ）、第３図（ｅ））。続いてパター
ン形成された積層体の側壁に第３層多結晶シリコン膜５
３を選択的に形成する（第２図（ｒ）、第３図（ｆ）〉
。この構造は、全面に２００　ｎｍ程度の第３層多結晶
シリコン膜を堆積し、これに不純物をドーピングした後
、全面を異方性ドライエツチング法でエツチングするこ
とにより得られる。これにより、完全に閉じられた箱型
の浮遊ゲート５、すなわち端面が閉じられたパイプ状の
浮遊ゲート５が得られる。この後ＰＥＰと反応性イオン
エツチングによって、浮遊ゲート５の上面部すなわち第
２層多結晶シリコン膜５□の部分に小さい孔１０を開け
る。そして浮遊ゲート５の内部にある絶縁膜１４を弗化
アンモニウムによりエツチング除去して、空洞状態の浮
遊ゲート５を得る（第２図（ｇ）、第３図（ｇ））。

この後、浮遊ゲート５の表面（内面および外面）に第２
ゲート絶縁膜６を形成し、第４層多結晶シリコン膜を堆
積、パターニングして制御ゲート７を形成する。第２ゲ
ート絶縁膜６は耐圧を考慮して酸化膜−窒化膜一酸化膜
の三重層とすることが望ましい。具体的には例えば、９
５０℃の水蒸気雰囲気中で３０分酸化し、その上にＣＶ
Ｄにより１０ｎｍ程度のシリコン窒化膜を堆積した後、
さらに９５０℃の水蒸気雰囲気中で３０分の熱酸化を行
う。多結晶シリコン膜堆積にプラズマＣＶＤを用いれば
、制御ゲート７は孔１０を介して浮遊ゲート５の内部に
も回り込み、浮遊ゲート５の内面および外面に対抗する
状態に形成される。そしてこの後これらのゲートをマス
クとして基板に不純物をイオン注入してドレイン、ソー
ス拡散層８゜９を形成する（第２図（ｈ）、第３図（ｈ
））。なおこれらの拡散層８，９は第２図（ｅ〉、第３
図（ｅ）の積層体をパターン形成した後に形成してもよ
い。

最後に、図示しないが制御ゲート７をマスクとして不要
な第２ゲート絶縁膜を除去し、全面にＣＶＤにより層間
絶縁膜を堆積形成したのち、コンタクト孔を開けてビッ
ト線などの金属配線を形成して、ＥＥＦＲＯＭメモリセ
ルアレイが完成する。

この実施例によれば、浮遊ゲート５は閉じたパイプ状を
なして形成されており、制御ゲート７はその内部に埋め
込まれた部分と外部に積層された部分により構成される
。すなわち制御ゲート７はパイプ状の浮遊ゲート５に対
して内面および外面で対抗する。このため、従来構造に
比べて浮遊ゲートと制御ゲートの対向面積が大きくなり
、これらの間の結合容量が大きくなる。したがって、制
御ゲートに対して従来に比べて低い電圧を印加して電気
的書き替えを行うことが可能になり、メモリセルの高集
積化および信頼性の向上が図られる。

またこの実施例の方法では、複雑な構造の割りにはＰＥ
Ｐ工程などの少ない比較的簡単な工程で浮遊ゲートと制
御ゲートの結合容量の大きい状態を実現する事ができる
。

第４図（ａ）　（ｂ）　（ｃ）は他の実施例のＥＥＦＲ
ＯＭのメモリセル構造を示す平面図とそのＡ−Ａ’およ
びＢ−Ｂ’断面図である。第１図と対応する部分には第
１図と同一符号を付して詳細な説明は省略する。第１図
と比較して明らかなようにこの実施例では、浮遊ゲート
５がチャネル幅方向の端面に開口１５を有するパイプ状
をなして形成されており、制御ゲート７はこの端面開口
１５を通して浮遊ゲート５の内部にまわり込んで形成さ
れている。したがって先の実施例のように浮遊ゲート５
の上面に孔を開ける必要がない。

第５図（ａ）　〜（ｈ）および第６図（ａ）　〜（ｈ）
は、この実施例のメモリセルの製造工程断面図である。

簡単にその製造工程を説明すると、先の実施例と同様に
して素子分離された基板に酸化膜１１を形成しく第５図
〈ａ〉、第６図（ａ）　）　、次に、全面にＢＰＳＧ膜
１２膜室２膜１３からなるスペーサ膜を形成する（第５
図（ｂ〉、第６図（ｂ〉）。次のこの積層膜を選択エツ
チングして開口を開ける先の実施例と異なりこの開口は
、セルのチャネル幅方向に連続するストライプ状をなし
て形成される（第５図（Ｃ）、第６図（Ｃ））。

次に先の実施例と同様に、第１層多結晶シリコン膜５１
．絶縁膜１４および第２層多結晶シリコン膜５２の積層
膜を堆積形成する（第５図（ｄ）。

第６図（ｄ））。そしてこの積層体をチャネル幅方向に
ストライプ状パターンをなして残すように選択エツチン
グする（第５図（ｅ）、第６図（ｅ））。

その後第１層多結晶シリコン膜５．を側壁残しの技術に
よりパターン形成された積層体の側壁部に選択的に形成
する（第５図（ｆ）　）　、第６図（ｆ））。

これにより、内部に絶縁膜が詰め込まれた長いパイプ状
の導体構造が出来る。そしてこのパイプ状導体を各メモ
リセルのゲート領域に残すようにパターニングして、チ
ャネル幅方向の端面に開口１５を有するパイプ状の浮遊
ゲート５を分離形成する。そして開口１５を通して浮遊
ゲート５の内部にある絶縁膜１４をエツチング除去して
空洞状のパイプ状浮遊ゲート５とする（第５図（ｇ）、
第６図（ｇ））。その後先の実施例と同様に浮遊ゲート
５の内面および外面に第２ゲート絶縁膜６を形成し、第
４層多結晶シリコン膜の堆積、パターニングにより制御
ゲート７を形成する（第５図（ｈ）。

第６図（ｈ）。制御ゲート７はこの実施例の場合、浮遊
ゲート５の端面開口１５を通して内部に回り込んで形成
され、結局光の実施例と同様に浮遊ゲート５の内面およ
び外面に対抗する状態が得られる。

この実施例によっても、先の実施例と同様の効果が得ら
れる。

第７図（ａ）　（ｂ）　（ｃ）はさらに他の実施例のメ
モリセル構造を示す平面図とそのＡ−Ａ’およびＢ−Ｂ
’断面図である。やはり先の実施例と対応する部分には
同一符号を付しである。この実施例では、先の実施例に
対して浮遊ゲート５の端面開口１５がチャネル長方向に
設けられている。それ以外は先の実施例と同様である。

この構造は、パイプ状浮遊ゲート５を形成する工程を先
の実施例の場合と逆にすることにより得られる。すなわ
ち浮遊ゲートを構成する第１層多結晶シリコン膜、絶縁
膜および第２層多結晶シリコン膜の積層体に対して、ま
ずチャネル幅方向に分離する溝を素子分離領域上に形成
し、その後第３層多結晶シリコン膜の側壁残しを行った
後に、チャネル長方向に連続しているパイプ状浮遊ゲー
トをカットする。これにより制御ゲート７はチャネル長
方向の端面開口１５を通して浮遊ゲート５の内部に回り
込んで形成される。

この実施例によっても先の実施例と同様の効果が得られ
る。

ところでＦＥＴＭＯＳ型メモリセルを集積形成する場合
、一般に浮遊ゲートと制御ゲートは間に絶縁膜を挟んで
二層の多結晶シリコン膜を積層形成した後に一つのマス
クを用いて連続的にエツチングしてチャネル長方向につ
いてパターニングする。チャネル幅方向すなわちワード
線方向には、第２層多結晶シリコン膜は連続的に残され
てワード線を構成するから、この第２層多結晶シリコン
膜を形成する前に浮遊ゲートを分離する必要があリ、こ
のため第１層多結晶シリコン膜について予め素子分離領
域上に分離用溝を形成する。この工程を用いた場合、浮
遊ゲートのチャネル長方向の端面ば制御ゲートと同時に
できるから、第７図のようにチャネル長方向の端面開口
を介して制御ゲート７が浮遊ゲート５内部に回り込む状
態を得ることはできない。

第８図（ａ）　（ｂ）　（ｃ）はこの点を解決した実施
例のメモリセル構造を示す。浮遊ゲート５の上面には第
１図の実施例と同様に孔１０が開けられている。浮遊ゲ
ート５のチャネル長方向のカットは、第７図の実施例と
異なり、制御ゲート７と同時に行われるが、制御ゲート
７は孔１０を介して浮遊ゲート５内部に回り込むことが
できる。

この実施例によれば、従来と同様に浮遊ゲートと制御ゲ
ートをチャネル長方向について自己整合させて形成する
ことができる。

第９図（ａ）　（ｂ）はさらに他の実施例のメモリセル
構造である。この実施例は、第４図の実施例を基本とし
て浮遊ゲート５を多段構造としたもので、第９図（ａ）
　（ｂ）はそれぞれ第４図（ｂ）　（ｃ）の断面に対応
する断面図である。

この実施例によれば、工程数は増えるが更に浮遊ゲート
と制御ゲートの結合容量を大きくすることができる。

第１０図は、第１図の実施例の構造を基本として、浮遊
ゲート５と制御ゲート７をチャネル長方向に自己整合さ
せた実施例であり、第１図（ｅ）に対応する断面図であ
る。この実施例の場合、制御ゲート７の浮遊ゲート５の
外部側壁に対向する面積が第１図の実施例に比べると小
さくなるが、浮遊ゲートの内面を有効に用いていること
によって従来より十分大きい結合容量を得ることができ
る。

第１１図は、同様に第４図の実施例を基本として浮遊ゲ
ート５と制御ゲート７をチャネル長方向に自己整合させ
た実施例であり、第４図（Ｃ）に対応する断面図である
。

第１２図はこれも第９図の実施例を基本として浮遊ゲー
ト５と制御ゲート７をチャネル長方向に自己整合させた
実施例であり、第９図（ｂ）に対応する断面図である。

本発明によるＥＥＦＲＯＭは、ワード線に接続される複
数のメモリセルがそれぞれ異なるビット線に接続される
ＮＯＲ型の場合は勿論、複数のメモリセルをＮＡＮＤ型
に直列接続してビット線に接続する方式の場合にも適用
できる。

第１３図はＮＡＮＤ型としたＥＥＦＲＯＭに本発明を適
用した場合の一つのＮＡＮＤセル部の断面構造を示す。

ここでは８個のメモリセルＭｌ〜Ｍ８をソース、ドレイ
ンを隣接するもので共用して直列接続して一つのＮＡＮ
Ｄセルを構成した例を示している。各メモリセルは例え
ば第４図の実施例により得られるものと同じ構造である
。

ＮＡＮＤセルの両端部には、選択ゲート２１゜２２が設
けられ、その外側にＮＡＮＤセルのドレイン、ソースと
なるｎ＋拡散層２３，２４が形成されている。全体はＣ
ＶＤ絶縁膜２５で覆われ、これにコンタクト孔が開けら
れてＡＩによるビット線２６が配設されている。

本発明は上記した実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形して実施することが可
能である。

［発明の効果］ 以上述べたように本発明によれば、微細構造であっても
効果的に浮遊ゲートと制御ゲートの結合容量を大きくし
て、書替え時に制御ゲートに印加する電位を下げること
を可能とし、もって高集積化して信頼性向上を図った不
揮発性半導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図（ａ）　（ｂ）　（ｃ）は本発明の一実施例によ
るＥＥＦＲＯＭのメモリセル構造を示す平面図と断面図
、 第２図（ａ）〜（ｈ）はその具体的な製造工程を示す第
１図（ｂ）に対応する断面図、 第３図（ａ）〜（ｈ）は同じくその具体的な製造工程を
示す第１図（Ｃ）に対応する断面図、第４図（ａ）　（
ｂ）　（ｃ）は他の実施例によるＥＥＦＲＯＭのメモリ
セル構造を示す平面図と断面図、 第５図（ａ）〜（ｈ）はその具体的な製造工程を示す第
４９　（ｂ）に対応する断面図、 第６図（ａ）〜（ｈ）は同じくその具体的な製造工程を
示す第４図（Ｃ）に対応する断面図、第７図（ａ）　（
ｂ）　（ｃ）はさらに他の実施例によるＥＥＰＲＯＭの
メモリセル構造を示す平面図と断面図、 第８図（ａ）　（ｂ）　（ｃ）は更に他の実施例による
ＥＥＦＲＯＭのメモリセル構造を示す平面図と断面図、 第９図（ａ）　（ｂ）は更に他の実施例のＥ　Ｅ　Ｐ　
ＲＯＭのメモリセルを示す第４図（ｂ）　（ｃ）に対応
する断面図、 第１０図〜第１２図は更に他の実施例のメモリセル構造
を示す断面図、 第１３図は本発明をＮＡＮＤセル型 ＥＥＰＲＯＭに適用した実施例のＮＡＮＤセル部の構造
を示す断面図、 第１４図（ａ）　（ｂ）　（ｃ）は従来のＥＥＦＲＯＭ
のメモリセル構造を示す平面図とその断面図、第１５図
は従来のメモリセルの問題を説明するための容量関係を
示す図である。 １・・・ｐ型シリコン基板、２・・・素子分離絶縁膜、
３・・・ｐ＋型層、４・・・第１ゲート絶縁膜、５・・
・浮遊ゲート、５１・・・第１層多結晶シリコン膜、５
□・・・第２層多結晶シリコン膜、５３・・・第３層多
結晶シリコン膜、６・・・第２ゲート絶縁膜、７・・・
制御ゲート、８，９・・・ｎ＋型型数散層１０・・・孔
、１１・・・酸化膜、１２・・・ＢＰＳＧ膜、１３・・
・シリコン窒化膜、１４・・・絶縁膜、１５・・・端面
開口。

Claims (7)

【特許請求の範囲】
1. （１）半導体基板上に第１ゲート絶縁膜を介して浮遊ゲ
   ートが形成され、この浮遊ゲートに第２ゲート絶縁膜を
   介して容量結合する制御ゲートが形成され、浮遊ゲート
   と基板の間の電荷の授受により電気的書き替えを行うメ
   モリセルが集積形成された不揮発性半導体記憶装置にお
   いて、前記浮遊ゲートは内部が空孔状をなしてその一部
   に孔が開けられてその内面および外面に第２ゲート絶縁
   膜が形成され、前記制御ゲートは浮遊ゲートの内部に埋
   め込まれて浮遊ゲートの内面に対向する部分とこれと前
   記孔を通して接続されて浮遊ゲートの外面に対向する部
   分とから構成されていることを特徴とする不揮発性半導
   体記憶装置。
2. （２）半導体基板上に第１ゲート絶縁膜を介して浮遊ゲ
   ートが形成され、この浮遊ゲートに第２ゲート絶縁膜を
   介して容量結合する制御ゲートが形成され、浮遊ゲート
   と基板との間で電荷の授受により電気的書き替えを行う
   メモリセルが集積形成された不揮発性半導体記憶装置に
   おいて、前記浮遊ゲートは端面に開口を有するパイプ状
   をなしてその内面および外面に第２ゲート絶縁膜が形成
   され、前記制御ゲートは浮遊ゲートの内部に埋め込まれ
   て浮遊ゲートの内面に対向する部分とこれと前記端面の
   開口を通して接続されて浮遊ゲートの外面に対向する部
   分とから構成されていることを特徴とする不揮発性半導
   体記憶装置。
3. （３）前記浮遊ゲートは端面の開口がセルのチャネル幅
   方向にあるパイプ状である請求項１記載の不揮発性半導
   体記憶装置。
4. （４）前記浮遊ゲートは端面の開口がセルのチャネル長
   方向にあるパイプ状である請求項１記載の不揮発性半導
   体記憶装置。
5. （５）素子分離された半導体基板上に第１ゲート絶縁膜
   を介して第１層多結晶シリコン膜、絶縁膜および第２層
   多結晶シリコン膜を順次堆積しこれらの積層体を選択エ
   ッチングしてゲート領域に積層体の所定パターンを形成
   する工程と、 全面に第３層多結晶シリコン膜を堆積し異方性エッチン
   グによりこれを前記積層体の側壁に残置させて第１層多
   結晶シリコン膜、第２層多結晶シリコン膜および第３層
   多結晶シリコン膜により内部に前記絶縁膜が埋め込まれ
   て端面が閉じられた内部が空孔状の浮遊ゲートを形成す
   る工程と、浮遊ゲートの第２層多結晶シリコン膜部分に
   選択エッチングにより孔を開け、この孔を通して内部の
   絶縁膜を除去する工程と、 前記浮遊ゲートの内面および外面に第２ゲート絶縁膜を
   形成する工程と、 第４層多結晶シリコン膜を堆積しパターニングして、パ
   イプ状の浮遊ゲートの内部に埋め込まれた部分と前記孔
   を通してこれと接続されて外部に積層された部分とから
   なる制御ゲートを形成する工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
6. （６）素子分離された半導体基板上に第１ゲート絶縁膜
   を介して第１層多結晶シリコン膜、絶縁膜および第２層
   多結晶シリコン膜を順次堆積しこれらの積層体を選択エ
   ッチングしてセルのチャネル幅方向に連続するストライ
   プ状パターンを形成する工程と、 全面に第３層多結晶シリコン膜を堆積し異方性エッチン
   グによりこれを前記積層体の側壁に残置させて第１層多
   結晶シリコン膜、第２層多結晶シリコン膜および第３層
   多結晶シリコン膜により構成されて内部に前記絶縁膜が
   埋め込まれたパイプ状導体を形成する工程と、 得られたパイプ状導体をゲート領域に残すように選択エ
   ッチングして端面に開口を有するパイプ状の浮遊ゲート
   を形成した後、端面からのエッチングにより内部の絶縁
   膜を除去する工程と、前記浮遊ゲートの内面および外面
   に第２ゲート絶縁膜を形成する工程と、 第４層多結晶シリコン膜を堆積しパターニングしてパイ
   プ状の浮遊ゲートの内部に埋め込まれた部分と前記端面
   の開口を通してこれと接続された部分とからなる制御ゲ
   ートを形成する工程と、を有することを特徴とする不揮
   発性半導体記憶装置の製造方法。
7. （７）前記第１層多結晶シリコン膜、絶縁膜および第２
   層多結晶シリコン膜からなる積層体は、少くともセルの
   チャネル領域となる部分に開口を有するスペーサ膜を介
   して形成する請求項５または６記載の不揮発性半導体記
   憶装置の製造方法。