CN100346471C - 闪存存储元件的制造方法 - Google Patents
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Abstract
一种闪存存储元件的制造方法，是先在一衬底上形成数条包含隧穿氧化层、以及第一导体层的堆栈结构。然后，在堆栈结构之间的衬底内形成数个埋入式掺杂区，再在衬底上形成一介电层覆盖堆栈结构。然后，回蚀刻该介电层，续以残留的部分介电层作掩模，去除部分第一导体层厚度。最后，去除剩余的介电层，再在第一导体层表面依序形成一层间介电层与第二导体层。本发明因采用自动对准方式定义形成浮置栅极，且浮置栅极结构上窄下宽，可简化制造工艺并提高堆栈式栅极的栅极耦合率。
Description
技术领域
本发明涉及一种内存(Memory)的制造方法，特别是有关于一种闪存(FlashMemory)组件及其制造方法。
背景技术
闪存存储元件因具有可多次进行资料的存入、读取、删除等特性，且存入的资料在断电后也不会消失的，因此被广泛应用在个人计算机和电子设备。
图1绘示为公知一种闪存存储元件的结构剖面图。闪存的主结构由衬底100、隧穿氧化层102、浮置栅极104、多晶硅间介电层106、控制栅极108、源极区与漏极区120所构成。其中浮置栅极104设置在衬底100上，且浮置栅极104是由图案化的导体层与设置在导体层相对两侧壁的导体间隙壁所构成。隧穿氧化层102是设置在衬底100与浮置栅极104之间，控制栅极108是设置在浮置栅极104上，且多晶硅间介电层106是设置在控制栅极108与浮置栅极104之间，其中隧穿氧化层102、浮置栅极104、多晶硅间介电层106与控制栅极108是构成堆栈栅极结构110。而且源极区与漏极区120是设置在堆栈栅极结构两侧的衬底中。
随着半导体组件朝小型化逐渐发展，内存的尺寸也随着线宽减少而缩小，连带使得闪存存储元件中的控制栅极与浮置栅极间的耦合率(couplingratio)大幅降低。
因此，近来有一种改良的闪存制造方法，是在衬底上先形成第一导体图案后，续在第一导体图案上形成一较大面积的第二导体图案，并将两个堆栈的导体图案当作闪存存储元件的浮置栅极，以便提高浮置栅极与控制栅极间的耦合率。
然而，所述技术以增加浮置栅极表面积的方式虽然改善浮置栅极与控制栅极间的耦合率，却也因为形成一较大面积的第二导体图案而限制了使组件缩小化的极限。另一方面，所述技术续在第一导体图案上形成第二导体图案也增加制造工艺上的复杂度，与现今让组件缩小化与制造工艺简单化的趋势相违背。
发明内容
本发明的目的就是在提供一种闪存存储元件的制造方法，自动对准方式，节省一个关键光刻制造工艺符合现今简化制造工艺的趋势。
本发明的再一目的是提供一种闪存存储元件，以结构上窄下宽的浮置栅极提高栅极耦合率，并符合现今组件缩小化的趋势需求。
本发明提出一种闪存存储元件的制造方法，包括先在一衬底上形成数条包含隧穿氧化层以及第一导体层的堆栈结构。然后，在堆栈结构之间的衬底内形成数个埋入式掺杂区，再在衬底上形成一介电层覆盖堆栈结构。然后回蚀该介电层，续以残留的部分介电层作掩模，去除部分第一导体层厚度。之后，去除剩余的介电层，再在第一导体层表面依序形成一层间介电层与第二导体层。
依照本发明的较佳实施例所述的闪存存储元件的制造方法，前述在衬底上形成堆栈结构的步骤例如是先在衬底上全面形成隧穿氧化层与第一导体层。之后，其中形成堆栈结构的步骤更包括在该第一导体层上形成一介质层，且介质层与第一导体层之间的蚀刻选择比大于1，然后在介质层上形成一图案化光刻胶层，再以掩模蚀刻去除该介质层、第一导体层以及隧穿氧化层。然后，移除图案化光刻胶层。且前述的第一导体层包括掺杂多晶硅层，其中形成介电层的方法例如包括高密度等离子体化学气相沉积制造工艺或其它方法来形成。。
本发明再提出一种闪存存储元件，包括衬底、位于衬底上的数条介电层、设置在介电层底下的衬底内的数条位线、位于衬底上并交叉于位线的数条字符线、位于位线之间衬底与位线之间的浮置栅极、位于衬底与浮置栅极之间的隧穿介电层以及位于浮置栅极与字符线之间的层间介电层，其中浮置栅极包括一上部以及一下部，且下部底面积大于上部的顶面积。
本发明因采用自动对准方式定义形成浮置栅极，可省一个关键光刻制造工艺。且浮置栅极结构上窄下宽，故而能够增加浮置栅极与后续形成的控制栅极间所夹的面积，除可简化制造工艺并进而提高堆栈式栅极的栅极耦合率并符合现今组件缩小化趋势的要求。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1绘示为公知一种闪存存储元件的结构剖面图。
图2A至图2H为依照本发明第一实施例的闪存存储元件的制造流程剖面图。
图3A是依照本发明的第二实施例的闪存存储元件的上视图。
图3B是图3A的B-B剖面的闪存存储元件剖面图。
符号说明
100、200、300：衬底 102、202、302：隧穿介电层
104、304：浮置栅极 106、206、：介质层
108：控制栅极 110：堆栈栅极结构
120：源极区与漏极区 202：氧化层
204、240：导体层 208：图案化光刻胶层
210：埋入式掺杂区 212：堆栈结构
220、306：介电层 230、350：层间介电层
310：字符线 320：浮置栅极上部
330：浮置栅极下部 340：埋入式位线
具体实施方式
第一实施例
图2A至图2H是依照本发明的第一实施例的闪存存储元件(FLASHmemory device)的制造流程剖面图。
请参照图2A与图2B，在衬底200上先形成数条堆栈结构212，其制造工艺可以包括先在衬底200形成一层隧穿氧化层202，后在隧穿氧化层202上形成一层导体层204，其中第一导体层例如包括掺杂多晶硅层。然后，可选择在导体层204上形成一层介质层206，且介质层206与该第一导体层204之间的蚀刻选择比例如大于1，再在介质层206上形成一图案化光刻胶层208，定义想删除部分的区域且露出介质层206，其中介质层206包括氮化层。
之后，请继续参照图2B，以图案化光刻胶层208作为掩模，蚀刻去除暴露出的介质层206、导体层204与隧穿氧化202，直到露出衬底200为止，以形成由介质层206、导体层204与隧穿氧化202所构成的堆栈结构212。随后，删除图案化光刻胶层208。所述步骤中的介质层206也可省略，不限于本实施例的方式。
再请参照图2C，在堆栈结构212之间的衬底200内形成埋入式掺杂区210。接着，利用例如高密度等离子体化学气相沉积制造工艺(HDP CVD)在衬底200上形成介电层220，以覆盖堆栈结构212，其中介电层220材质例如包括高密度等离子体磷硅玻璃层。此外，形成介电层220的方法也可包括其它合适的方法。
之后，请参照图2D，回蚀刻介电层220，直到例如暴露出各堆栈结构212的介质层206的顶边，以便堆栈结构212上残留部分介电层220。其中，回蚀刻介电层220的方法例如包括等离子体干蚀刻制造工艺或湿蚀刻制造工艺都可。
然后，请参照图2E，以残留在介质层206上的介电层220作为掩模，蚀刻去除介质层206以及持续去除部分第一导体层204。
接着，再请参照图2F，去除剩余的介质层206，而同时将残留在介质层206上的介电层220去除，或者利用Lift-Off制造工艺将介电层220去除。
之后，请参照图2G，在第一导体层204表面形成一层间介电层230，其中层间介电层230的材质例如是氧化物-氮化物-氧化物(ONO)层。
最后，请参照图2H，在层间介电层230上形成一第二导体层240，其中第二导体层240的材质包括掺杂多晶硅层。
第二实施例
图3A是依照本发明的第二实施例的闪存存储元件的上视图，而图3B是图3A的B-B剖面的闪存存储元件剖面图。请同时参照图3A与图3B，第二实施例的闪存存储元件包括一衬底300、数个浮置栅极304、数条介电层306、数条字符线310、数条位线340、一层间介电层350与一隧穿介电层360，其中浮置栅极304包括一上部320以及一下部330，且下部330的底面积大于上部320的顶面积。针对彼此单元的相对立体空间位置说明如下：位线340位于介电层306底下的衬底300内、字符线310设置在衬底300上并交叉于位线340间、浮置栅极304座落于位线340间的衬底300上、层间介电层350存在在浮置栅极304与字符线310之间，而隧穿介电层302处于衬底300与浮置栅极304之间。其中，字符线的材质例如包括掺杂多晶硅、浮置栅极304的材质例如包括掺杂多晶硅、介电层306例如包括一高密度等离子体磷硅玻璃层且厚度介于1500埃至3000埃，其中层间介电层350例如包括氧化物-氮化物-氧化物(ONO)层。
综上所述，本发明的特点在于：
1.本发明因采用关键简化方法且自动对准方式定义形成浮置栅极，可省一个关键光刻制造工艺。
2.本发明浮置栅极结构上窄下宽，故而能够增加浮置栅极与后续形成的控制栅极间所夹的面积，除可简化制造工艺并进而提高堆栈式栅极的栅极耦合率。
3.本发明以回蚀刻形成上窄下宽浮置栅极结构，与先前技术同样可以增加浮置栅极与后续形成的控制栅极间所夹的面积以提高堆栈式栅极的栅极耦合率，还比先前技术具有缩小组件的优势。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何熟习此技术者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当根据权利要求中所界定的为准。
Claims (11)
1.一种闪存存储元件的制造方法，其特征在于：包括：
在一衬底上形成多条堆栈结构，各堆栈结构包括由衬底表面依序堆栈的一隧穿氧化层与一第一导体层；
在这些堆栈结构之间的衬底内形成多个埋入式掺杂区；
在该衬底上形成一介电层，以覆盖这些堆栈结构；
回蚀刻该介电层，并残留部分该介电层在该堆栈结构表面；
以残留的该介电层作为掩模，去除部分的第一导体层；
去除剩余的介电层；
在第一导体层表面形成一层间介电层；以及
在该层间介电层上形成一第二导体层。
2.如权利要求1所述的闪存存储元件的制造方法，其特征在于：在衬底上形成介电层的方法包括高密度等离子体化学气相沉积制造工艺。
3.如权利要求1所述的闪存存储元件的制造方法，其特征在于：形成这些堆栈结构的步骤还包括在该第一导体层上形成一介质层，该介质层与第一导体层之间的蚀刻选择比大于1。
4.如权利要求3所述的闪存存储元件的制造方法，其特征在于：在该衬底上形成这些堆栈结构的步骤包括：
在该衬底上全面形成隧穿氧化层；
在该隧穿氧化层上全面形成第一导体层；
在该第一导体层上全面形成介质层；
在该介质层上形成一图案化光刻胶层；以及
以图案化光刻胶层作为掩模，蚀刻去除介质层、第一导体层以及隧穿氧化层。
5.如权利要求4所述的闪存存储元件的制造方法，其特征在于：蚀刻去除介质层、第一导体层以及隧穿氧化层之后，还包括移除该图案化光刻胶层。
6.如权利要求1所述的闪存存储元件的制造方法，其特征在于：回蚀刻该介电层的方法包括等离子体干蚀刻制造工艺或湿蚀刻制造工艺。
7.如权利要求3所述的闪存存储元件的制造方法，其特征在于：该介质层包括氮化层。
8.如权利要求1所述的闪存存储元件的制造方法，其特征在于：该第一导体层包括掺杂多晶硅层。
9.如权利要求1所述的闪存存储元件的制造方法，其特征在于：该第二导体层包括掺杂多晶硅层。
10.如权利要求1所述的闪存存储元件的制造方法，其特征在于：该介电层包括高密度等离子体磷硅玻璃层。
11.如权利要求1所述的闪存存储元件的制造方法，其特征在于：该层间介电层包括氧化物-氮化物-氧化物(ONO)层。
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|---|---|---|---|---|
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09260515A (ja) * | 1996-03-18 | 1997-10-03 | Ricoh Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| US5923976A (en) * | 1995-12-26 | 1999-07-13 | Lg Semicon Co., Ltd. | Nonvolatile memory cell and method of fabricating the same |
| US6271088B1 (en) * | 2001-01-05 | 2001-08-07 | United Microelectronics Corp. | Method for fabricating a buried vertical split gate memory device with high coupling ratio |
| CN1479368A (zh) * | 2002-08-28 | 2004-03-03 | �����ɷ� | 闪存器件的平坦化方法 |
| CN1516268A (zh) * | 2003-01-08 | 2004-07-28 | ����뵼��ɷ�����˾ | 闪存的制造方法 |
| CN1516269A (zh) * | 2003-01-09 | 2004-07-28 | ����뵼��ɷ�����˾ | 闪存的制造方法 |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923976A (en) * | 1995-12-26 | 1999-07-13 | Lg Semicon Co., Ltd. | Nonvolatile memory cell and method of fabricating the same |
| JPH09260515A (ja) * | 1996-03-18 | 1997-10-03 | Ricoh Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| US6271088B1 (en) * | 2001-01-05 | 2001-08-07 | United Microelectronics Corp. | Method for fabricating a buried vertical split gate memory device with high coupling ratio |
| CN1479368A (zh) * | 2002-08-28 | 2004-03-03 | �����ɷ� | 闪存器件的平坦化方法 |
| CN1516268A (zh) * | 2003-01-08 | 2004-07-28 | ����뵼��ɷ�����˾ | 闪存的制造方法 |
| CN1516269A (zh) * | 2003-01-09 | 2004-07-28 | ����뵼��ɷ�����˾ | 闪存的制造方法 |
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