CN1516269A - 闪存的制造方法 - Google Patents
闪存的制造方法 Download PDFInfo
- Publication number
- CN1516269A CN1516269A CNA031002951A CN03100295A CN1516269A CN 1516269 A CN1516269 A CN 1516269A CN A031002951 A CNA031002951 A CN A031002951A CN 03100295 A CN03100295 A CN 03100295A CN 1516269 A CN1516269 A CN 1516269A
- Authority
- CN
- China
- Prior art keywords
- grid
- substrate
- layer
- flash memory
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 73
- 230000015654 memory Effects 0.000 title claims abstract description 45
- 238000007667 floating Methods 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 239000004020 conductor Substances 0.000 claims description 43
- 238000004519 manufacturing process Methods 0.000 claims description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 6
- 230000005641 tunneling Effects 0.000 claims description 5
- 238000003701 mechanical milling Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000008676 import Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 241001502050 Acis Species 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
一种闪存的制造方法，此方法于基底上依序形成衬层与罩幕层后，图案化罩幕层以形成开口，并移除开口所暴露的衬层。于开口底部形成穿隧介电层后，于开口的侧壁形成顶部低于罩幕层表面的浮置栅极。于基底中形成源极区后，于开口内形成栅间介电层并形成填满开口的控制栅极。移除罩幕层后，于基底上形成栅介电层并分别于浮置栅极、控制栅极的侧壁形成间隙壁。于浮置栅极与控制栅极的侧壁形成选择栅极后，于选择栅极一侧的基底中形成漏极区。
Description
技术领域
本发明是有关于一种半导体制作工艺，且特别是有关于一种闪存的制造方法。
背景技术
内存，顾名思义便是用以储存资料或数据的半导体元件。当计算机微处理器的功能越来越强，软件所进行的程序与运算越来越庞大时，内存的需求也就越来越高，为了制造容量大且便宜的内存以满足这种需求的趋势，制作内存元件的技术与制作工艺，已成为半导体科技持续往高集成度挑战的驱动力。
举例来说，闪存元件由于具有可多次进行资料的存入、读取、抹除等动作，且存入的资料在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种非挥发性内存元件。
典型的闪存元件以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，浮置栅极与控制栅极之间以介电层相隔，而浮置栅极与基底间以穿隧氧化层(Tunnel Oxide)相隔。当对闪存进行写入/抹除(Write/Erase)资料的操作时，通过于控制栅极与源极/漏极区施加偏压，以使电子注入浮置栅极或使电子从浮置栅极拉出。而在读取闪存中的资料时，于控制栅极上施加一工作电压，此时浮置栅极的带电状态会影响其下信道(Channel)的开/关，而此信道的开/关即为判读数据值“0”或“1”的依据。
当闪存在进行资料的抹除时，将基底、漏(源)极区或控制栅极的相对电位提高，并利用穿隧效应使电子由浮置栅极穿过穿隧氧化层(TunnelingOxide)而排至基底或漏(源)极中(即Substrate Erase或Drain(Source)SideErase)，或是穿过介电层而排至控制栅极中。然而，在抹除闪存中的资料时，由于从浮置栅极排出的电子数量不易控制，故易使浮置栅极排出过多电子而带有正电荷，谓之过度抹除(Over-Erase)。当此过度抹除现象太过严重时，甚至会使浮置栅极下方的信道在控制栅极未加工作电压时即持续呈导通状态，并导致资料的误判。因此，为了解决元件过度抹除的问题，目前业界提出一种具有三层次栅极高密度的闪存。
请参照图1，此闪存在基底100上，同样具有穿隧氧化层102、浮置栅极104、栅间介电层106、控制栅极108与顶盖层110，且浮置栅极104位于控制栅极108的下方。在浮置栅极104与控制栅极108形成后，更在基底100植入杂质，以形成源极区112。源极区112形成后，于浮置栅极104与控制栅极108的侧壁形成间隙壁114。接着，于基底100上形成沉积一层多晶硅层(未图标)后，以非等向性蚀刻法蚀刻多晶硅层，以于间隙壁114的侧壁形成选择栅极(Select Gate)116。然后，于选择栅极116一侧的基底100中形成漏极区118。
在上述的闪存制造过程中，浮置栅极104与控制栅极106是使用微影蚀刻制作工艺定义出来的，其制作工艺较为复杂，且会有所谓对准控制的问题。而且，在目前提高元件集成度的趋势下，会依据设计规则缩小元件的尺寸，通常浮置栅极与控制栅极之间的栅极耦合率(Gate Couple Ratio，GCR)越大，其操作所需的工作电压将越低，而可以提升元件效能。而提高栅极耦合率(Gate Couple Ratio，GCR)的方法包括增加栅间介电层的电容或减少穿遂氧化层的电容。其中，增加栅间介电层电容的方法为增加控制栅极层与浮置栅极之间所夹的面积。然而，随着半导体元件集成度增加，以上述制作工艺形成控制栅极层与浮置栅极，并无法增加控制栅极层与浮置栅极之间所夹的面积，而产生无法达到增加栅极耦合率以及增加元件集成度的问题。
发明内容
有鉴于此，本发明的一目的为提供一种闪存的制造方法，利用自行对准的方式形成浮置栅极与选择栅极，可以简化制作工艺，并且可以增加浮置栅极与控制栅极之间的栅极耦合率，而提升元件效能与产品良率。
本发明提供一种闪存的制造方法，此方法于基底上依序形成衬层与罩幕层后，图案化罩幕层以形成开口，并移除开口所暴露的衬层。于开口底部形成穿隧介电层后，于开口的侧壁形成顶部低于罩幕层表面的浮置栅极。于基底中形成源极区后，于开口内形成栅间介电层与填满开口的控制栅极。移除罩幕层后，于基底上形成栅介电层并于分别浮置栅极、控制栅极的侧壁形成间隙壁。于浮置栅极与控制栅极的侧壁形成选择栅极后，于选择栅极一侧的基底中形成漏极区。
本发明在形成浮置栅极与选择栅极时，采用自行对准的方式，而没有使用到微影技术，因此可以增加制作工艺裕度，并可以节省制作工艺成本与制作工艺时间。
而且，本发明的控制栅极于基底上形成填满开口的一层导体层后，利用化学机械研磨法或回蚀刻法移除开口以外的部分导体层直到暴露罩幕层而形成之，在形成控制栅极的过程中，同样没有使用到微影技术，因此也可以增加制作工艺裕度，并可以节省制作工艺成本与制作工艺时间。
此外，使用本发明的方法所制造出的浮置栅极，其顶部与一侧形成弧状。因此，本发明的闪存与公知的堆栈栅极闪存相比较，浮置栅极与控制栅极之间所夹的面积增大了，可以增加浮置栅极与控制栅极的栅极耦合率，而能够提升元件操作速度与元件效能。
另外，由于浮置栅极具有一尖锐转角，因此在进行资料抹除时，浮置栅极的转角能产生较高的电场，使得电子能够经过尖锐的转角快速的导入选择栅极中，抹除资料所需时间更短，且也可降低对控制栅极所施加的电压。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明。
附图说明
图1为绘示一种公知的分离栅极闪存的剖面结构图。
图2A至图2E所绘示为本发明较佳实施例的闪存的制造剖面流程图。标示说明
100、200：基底 102、208：穿隧氧化层
104、210a：浮置栅极 106、214：栅间介电层
108、216：控制栅极 110：顶盖层
112、212：源极区 114、218、220：间隙壁
116、224：选择栅极 118、226：漏极区
202：衬层 204：罩幕层
206：开口 210：导体层
214a、214c：氧化硅层 214b：氮化硅层
222：栅介电层
具体实施方式
图2A至图2E所绘示为本发明较佳实施例的一种闪存的制造剖面流程图。
首先，请参照图2A，提供一基底200，此基底200已形成元件隔离结构(未图标)，此元件隔离结构成条状的布局，并用以定义出主动区。元件隔离结构的形成方法例如是区域氧化法(Local Oxidation，LOCOS)或浅沟渠隔离法(Shallow Trench Isolation，STI)。然后，于此基底200上形成一衬层202(Pad layer)，此衬层202的形成方法例如是热氧化法(ThermalOxidation)，其材质例如是氧化硅，厚度例如是150埃左右。接着于基底200上形成一层罩幕层204，此罩幕层204的形成方法例如是化学气相沉积法(Chemical Vapor Deposition，CVD)。此罩幕层204的材质包括与后续形成的浮置栅极、控制栅极具有不同蚀刻选择性者，其例如是氮化硅。接着，图案化罩幕层204以形成开口206，开口206成条状布局，且开口206与隔离结构垂直。
接着，请参照图2B，移除开口206所暴露的部分衬层202。移除开口206所暴露的部分衬层202的方法包括湿式蚀刻法，其例如是以氢氟酸作为蚀刻剂。接着，于开口206所暴露的基底200表面形成一层穿隧氧化层208，此穿隧氧化层208的形成方法例如是热氧化法，其材质例如是氧化硅，厚度例如是90埃至95埃左右。
然后，在基底200上形成一层导体层210。导体层210的材质例如是掺杂的多晶硅，此导体层210的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成之。
接着，请参照图2C，移除部分导体层210而于开口206的两侧壁形成导体间隙壁。移除部分导体层210的方法例如是非等向性蚀刻法。然后，图案化导体间隙壁(移除位于隔离结构上方的部分导体间隙壁)以形成浮置栅极210a。
然后，以浮置栅极210a与罩幕层204为罩幕，进行掺质植入制作工艺，而于基底200中形成源极区212。接着，于基底200上形成栅间介电层214(Inter-Gate Dielectric)，栅间介电层214的材质例如是氧化硅/氮化硅/氧化硅等，而各层的厚度分别是60～100埃、70～100埃以及60～100埃。当然，栅间介电层214的材质也可以是氧化硅层、氧化硅/氮化硅等。栅间介电层214的形成步骤例如是先以热氧化法形成氧化硅层214a后，利用化学气相沉积法形成氮化硅层214b，接着再用湿氢/氧气(H2/O2 gas)去氧化部分氮化硅层而形成的。
接着，请参照图2D，于基底200上形成填满开口206的控制栅极216。控制栅极216的材质例如是掺杂的多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成之。控制栅极216的形成步骤例如是先于基底200上形成另一层导体层(未图标)，然后移除部分导体层直到暴露罩幕层204的表面以形成之。移除部分导体层的方法例如是回蚀刻法或化学气相沉积法。
接着，移除罩幕层204、部分栅间介电层214与衬层202以暴露出控制栅极216的侧壁、浮置栅极210a的侧壁以及基底200表面。移除罩幕层204、部分栅间介电层214与衬层202的方法例如是湿式蚀刻法或干式蚀刻法。然后，于控制栅极216的侧壁、浮置栅极210a的侧壁以及基底200表面分别形成间隙壁218、间隙壁220与栅介电层222。间隙壁218、间隙壁220与栅介电层222的材质例如是氧化硅，其形成方法例如是先以热氧化法形成一层氧化硅后，再于氧化层上以四-乙基-邻-硅酸酯(TetraEthyl Ortho Silicate，TEOS)/臭氧(O3)为反应气体源，利用化学气相沉积法形成另一层氧化层。其中，于浮置栅极210a的侧壁形成间隙壁220时，会使浮置栅极的顶部形成一尖锐转角，此尖锐转角在资料抹除时能产生较高的电场，而能够增加闪存抹除时的效率。
接着，请参照图2E，于控制栅极216与浮置栅极210a的侧壁上形成选择栅极224。选择栅极224的形成方法例如是先形成一层导体层(未图标)，移除部分导体层而于控制栅极216与浮置栅极210a的侧壁上形成导体间隙壁。此导体间隙壁即作为选择栅极224。选择栅极224的材质例如是掺杂的多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成之。移除部分导体层的方法例如是非等向性蚀刻法。浮置栅极210a、控制栅极216与选择栅极224构成闪存的栅极结构。然后于选择栅极224一侧的基底200中，植入掺质而形成漏极区226。后续完成闪存的制作工艺为公知此技术者所周知，在此不再赘述。
依照本发明实施例所述，本发明在形成浮置栅极210a与选择栅极224时，采用自行对准的方式形成的，没有使用到微影技术，因此可以增加制作工艺裕度，并可以节省制作工艺成本与制作工艺时间。
而且，本发明的控制栅极216于基底200上形成填满开口206的一层导体层后，利用化学机械研磨法或回蚀刻法移除开口206以外的部分导体层直到暴露罩幕层204而形成之，在形成控制栅极216的过程中，同样没有使用到微影技术，因此可以增加制作工艺裕度，并可以节省制作工艺成本与制作工艺时间。
此外，使用本发明的方法所制造出的浮置栅极210a，其顶部与一侧形成弧状。因此，本发明的闪存与公知的堆栈栅极闪存相比较，浮置栅极210a与控制栅极216之间所夹的面积增大了，可以增加浮置栅极210a与控制栅极216的栅极耦合率，而够提升元件操作速度与元件效能。
另外，由于浮置栅极210a具有一尖锐转角，因此在进行资料抹除时，浮置栅极210a的转角能产生较高的电场，使得电子能够经由尖锐的转角快速的导入选择栅极224中，抹除资料所需时间更短，且也可降低对控制栅极216所施加的电压。
虽然本发明已以一较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。
Claims (17)
1、一种闪存的制造方法，其特征在于：该方法包括下列步骤：
提供一基底，该基底已形成一隔离结构，该隔离结构定义出一主动区；
于该基底的该主动区上形成一衬层；
于该基底上形成一罩幕层；
于图案化该罩幕层以形成一开口；
移除该开口所暴露的该衬层；
于该开口底部形成一穿隧介电层；
于该开口的侧壁形成一浮置栅极，且该浮置栅极的顶部低于该罩幕层表面；
以该浮置栅极为罩幕，于该开口底部的该基底中形成一源极区；
于该开口内形成一栅间介电层；
于该基底上形成填满该开口的一控制栅极；
移除该罩幕层；
于该基底上形成一栅介电层并于该浮置栅极、该控制栅极的侧壁形成一间隙壁；
于该浮置栅极与该控制栅极的侧壁形成一选择栅极；以及
于该选择栅极一侧的该基底中形成一漏极区。
2、如权利要求1所述的闪存的制造方法，其特征在于：于该开口的侧壁形成该浮置栅极，且该浮置栅极的顶部低于该罩幕层表面的步骤包括：
于该基底上形成一第一导体层；
以非等向性蚀刻制作工艺移除部分该第一导体层，已于该开口的侧壁形成一第一导体间隙壁，且该第一导体间隙壁的顶部低于该罩幕层表面；以及
图案化该第一导体间隙壁，以形成该浮置栅极。
3、如权利要求1所述的闪存的制造方法，其特征在于：于该基底上形成填满该开口的该控制栅极的步骤包括：
于该基底上形成一第二导体层；以及
移除该开口以外的部分该第二导体层，以形成该控制栅极。
4、如权利要求3所述的闪存的制造方法，其特征在于：移除该开口以外的部分该第二导体层的方法包括回蚀刻法。
5、如权利要求3所述的闪存的制造方法，其特征在于：移除该开口以外的部分该第二导体层的方法包括化学机械研磨法。
6、如权利要求1所述的闪存的制造方法，其特征在于：于该浮置栅极与该控制栅极的侧壁形成该选择栅极的步骤包括：
于该基底上形成一第三导体层；以及
以非等向性蚀刻制作工艺移除部分该第三导体层，已于该浮置栅极与该控制栅极的侧壁形成该选择栅极。
7、如权利要求1所述的闪存的制造方法，其特征在于：该栅间介电层的材质包括氧化硅/氮化硅/氧化硅。
8、如权利要求1所述的闪存的制造方法，其特征在于：该衬层的材质包括氧化硅。
9、如权利要求1所述的闪存的制造方法，其特征在于：该罩幕层的材质包括与该浮置栅极、该控制栅极与该选择栅极具有不同蚀刻选择性者。
10、如权利要求6所述的闪存的制造方法，其特征在于：该罩幕层的材质包括氮化硅。
11、一种闪存的制造方法，其特征在于：该方法包括下列步骤：
提供一基底，该基底已形成一隔离结构，该隔离结构定义出一主动区；
于该基底的该主动区上形成一衬层；
于该基底上形成一罩幕层；
于图案化该罩幕层以形成一开口；
移除该开口所暴露的该衬层；
于该开口底部形成一穿隧介电层；
于该基底上形成一第一导体层；
移除部分该第一导体层，以于该开口的侧壁形成一第一导体间隙壁，且该第一导体间隙壁的顶部低于该罩幕层表面；
图案化该第一导体间隙壁，以形成一浮置栅极；
以该浮置栅极为罩幕，于该开口底部的该基底中形成一源极区；
于该开口内形成一栅间介电层；
于该基底上形成一第二导体层；
移除该开口以外的部分该第二导体层，以形成一控制栅极；
移除该罩幕层；
于该基底上形成一栅介电层并于该浮置栅极、该控制栅极的侧壁形成一间隙壁；
于该基底上形成一第三导体层；
移除部分该第三导体层，已于该浮置栅极与该控制栅极的侧壁形成一选择栅极；以及
于该选择栅极一侧的该基底中形成一漏极区。
12、如权利要求11所述的闪存的制造方法，其特征在于：移除该开口以外的部分该第二导体层的方法包括回蚀刻法。
13、如权利要求11所述的闪存的制造方法，其特征在于：移除该开口以外的部分该第二导体层的方法包括化学机械研磨法。
14、如权利要求11所述的闪存的制造方法，其特征在于：该栅间介电层的材质包括氧化硅/氮化硅/氧化硅。
15、如权利要求11所述的闪存的制造方法，其特征在于：该衬层的材质包括氧化硅。
16、如权利要求11所述的闪存的制造方法，其特征在于：该罩幕层的材质包括与该浮置栅极、该控制栅极与该选择栅极具有不同蚀刻选择性者。
17、如权利要求11所述的闪存的制造方法，其特征在于：该罩幕层的材质包括氮化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB031002951A CN100341138C (zh) | 2003-01-09 | 2003-01-09 | 闪存的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB031002951A CN100341138C (zh) | 2003-01-09 | 2003-01-09 | 闪存的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1516269A true CN1516269A (zh) | 2004-07-28 |
| CN100341138C CN100341138C (zh) | 2007-10-03 |
Family
ID=34238969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031002951A Expired - Fee Related CN100341138C (zh) | 2003-01-09 | 2003-01-09 | 闪存的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100341138C (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100346471C (zh) * | 2004-12-16 | 2007-10-31 | 旺宏电子股份有限公司 | 闪存存储元件的制造方法 |
| CN102969281A (zh) * | 2012-11-30 | 2013-03-13 | 上海宏力半导体制造有限公司 | 用于实现自对准分离栅闪存的顶部源线耦合的方法 |
| CN103021952A (zh) * | 2012-12-20 | 2013-04-03 | 上海宏力半导体制造有限公司 | 分栅快闪存储器及其形成方法 |
| CN102969281B (zh) * | 2012-11-30 | 2016-11-30 | 上海华虹宏力半导体制造有限公司 | 用于实现自对准分离栅闪存的顶部源线耦合的方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5413946A (en) * | 1994-09-12 | 1995-05-09 | United Microelectronics Corporation | Method of making flash memory cell with self-aligned tunnel dielectric area |
| JP3586332B2 (ja) * | 1995-02-28 | 2004-11-10 | 新日本製鐵株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| KR0142601B1 (ko) * | 1995-02-28 | 1998-07-01 | 김주용 | 플래쉬 이이피롬 셀의 제조방법 |
| WO2000051188A1 (en) * | 1999-02-23 | 2000-08-31 | Actrans System, Inc. | Flash memory cell with self-aligned gates and fabrication process |
| US6355527B1 (en) * | 1999-05-19 | 2002-03-12 | Taiwan Semiconductor Manufacturing Company | Method to increase coupling ratio of source to floating gate in split-gate flash |
-
2003
- 2003-01-09 CN CNB031002951A patent/CN100341138C/zh not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100346471C (zh) * | 2004-12-16 | 2007-10-31 | 旺宏电子股份有限公司 | 闪存存储元件的制造方法 |
| CN102969281A (zh) * | 2012-11-30 | 2013-03-13 | 上海宏力半导体制造有限公司 | 用于实现自对准分离栅闪存的顶部源线耦合的方法 |
| CN102969281B (zh) * | 2012-11-30 | 2016-11-30 | 上海华虹宏力半导体制造有限公司 | 用于实现自对准分离栅闪存的顶部源线耦合的方法 |
| CN103021952A (zh) * | 2012-12-20 | 2013-04-03 | 上海宏力半导体制造有限公司 | 分栅快闪存储器及其形成方法 |
| CN103021952B (zh) * | 2012-12-20 | 2017-02-08 | 上海华虹宏力半导体制造有限公司 | 分栅快闪存储器及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100341138C (zh) | 2007-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6635533B1 (en) | Method of fabricating flash memory | |
| CN101312197B (zh) | 储存单元及其制造方法与操作方法 | |
| CN1071496C (zh) | 快速存储单元及其制造方法 | |
| US20080132016A1 (en) | Method of manufacturing a flash memory device | |
| US6482728B2 (en) | Method for fabricating floating gate | |
| US5756384A (en) | Method of fabricating an EPROM cell with a high coupling ratio | |
| US20080064164A1 (en) | Method of manufacturing nonvolatile memory device | |
| US7829412B2 (en) | Method of manufacturing flash memory device | |
| US6468862B1 (en) | High capacitive-coupling ratio of stacked-gate flash memory having high mechanical strength floating gate | |
| US6214667B1 (en) | Method for fabricating a flash memory | |
| CN100341138C (zh) | 闪存的制造方法 | |
| US7535050B2 (en) | Memory structure with high coupling ratio | |
| CN1309083C (zh) | 分离栅极快闪存储单元及其制造方法 | |
| CN1287458C (zh) | 分离栅极闪存单元及其制造方法 | |
| US6887756B2 (en) | Method of forming flash memory with protruded floating gate | |
| CN1855505A (zh) | 非挥发性存储器及其制造方法 | |
| US20040115882A1 (en) | Method of manufacturing flash memory | |
| CN1224080C (zh) | 闪存中浮置栅极的制作方法 | |
| US6930349B2 (en) | Flash memory | |
| CN1302553C (zh) | 分离栅极快闪存储器单元及其制作方法 | |
| CN100361303C (zh) | 闪存存储单元及其制造方法 | |
| CN100470762C (zh) | 闪存的制造方法 | |
| CN1677648A (zh) | 非挥发存储器的结构与制造方法 | |
| CN1309048C (zh) | 浮置栅极的形成方法 | |
| CN1674255A (zh) | 闪存存储单元的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: POWERCHIP TECHNOLOGY CO., LTD. Free format text: FORMER NAME: POWERCHIP SEMICONDUCTOR CORP. |
|
| CP03 | Change of name, title or address |
Address after: Hsinchu Science Park, Taiwan, China Patentee after: Powerflash Technology Corporation Address before: China Taiwan Hsinchu Science Park Industrial force line 12 Patentee before: Powerchip Semiconductor Corp. |
|
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20071003 Termination date: 20110109 |