CN103021952A

CN103021952A - 分栅快闪存储器及其形成方法

Info

Publication number: CN103021952A
Application number: CN2012105596695A
Authority: CN
Inventors: 张�雄
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2012-12-20
Filing date: 2012-12-20
Publication date: 2013-04-03
Anticipated expiration: 2032-12-20
Also published as: CN103021952B

Abstract

本发明提供一种分栅快闪存储器及其形成方法。分栅快闪存储器的形成方法包括：衬底上依次形成第一介质层、浮栅层；浮栅层上形成分立的第二介质层，第二介质层所在的区域为字线区；第二介质层周围形成第一侧墙，相邻第一侧墙之间的区域为源极线区；以第一侧墙为掩膜，刻蚀浮栅层和第一介质层至衬底；在源极线区形成源极线；去除第二介质层、及第二介质层下面的浮栅层和第一介质层，形成浮栅和浮栅介质层；在与字线区相邻的浮栅顶部尖端处以下的浮栅侧壁形成第三介质层；形成隧穿介质层，覆盖衬底、第三介质层、浮栅、第一侧墙和源极线表面；在字线区隧穿介质层上形成字线。采用本发明的方法可以提高擦除性能、降低施加在字线上的电压并节省功耗。

Description

分栅快闪存储器及其形成方法

技术领域

本发明涉及半导体领域，特别涉及分栅快闪存储器及其形成方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例，如RAM(随机存储器)、DRAM(动态随机存储器)、ROM(只读存储器)、EPROM(可擦除可编程只读存储器)、FLASH(快闪存储器)和FRAM(铁电存储器)等。存储器中的快闪存储器的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度和易于擦除等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

各种各样的快闪存储器中，基本分为两种类型：叠栅器件和分栅器件，叠栅器件具有浮栅和控制栅，其中，控制栅位于浮栅上方，制造叠栅器件的方法比制造分栅器件简单，然而叠栅器件存在过擦除问题，该问题通常需要在擦除循环后进行验证以将单元的阈值电压保持在一个电压范围内解决，增加了电路设计的复杂性。分栅结构的一个控制栅同时作为选择晶体管(Selecttransistor)，有效避免了过擦除效应，电路设计相对简单。而且，相比叠栅结构，分栅结构利用源端热电子注入进行编程，具有更高的编程效率，因而被广泛应用在各类诸如智能卡、SIM卡、微控制器、手机等电子产品中。

在公开号为CN1012909911A(公开日：2008年10月22日)的中国专利文献中还能发现更多的分栅快闪存储器的信息。

图1至图7为现有的自对准分栅快闪存储器的制作方法的剖面示意图，参考图1至图7，现有的自对准分栅快闪存储器的制作方法包括：

参考图1，提供半导体衬底100，所述衬底半导体100上依次形成有氧化层101、浮栅层102；在所述浮栅层102上形成分立的介质层103，所述分立的介质层103所在的区域为字线区106。

参考图2和图3，在所述介质层103周围形成侧墙104；以侧墙104为掩膜，刻蚀所述浮栅层102，氧化层101至半导体衬底100，形成沟槽，所述沟槽为源极线区105。

参考图3和图4，形成源极线区105后，在源极线区105形成源极线107；

参考图4、图5，形成源极线107后，去除介质层103、介质层103下面的浮栅层102、氧化层101至露出半导体衬底100，形成浮栅108及浮栅氧化层109。

参考图6，形成隧穿氧化层110，覆盖半导体衬底100、浮栅氧化层109和浮栅108侧壁、侧墙104和源极线107表面。

参考图7，在字线区的隧穿氧化层110上形成字线111。

现有技术形成的自对准分栅快闪存储器的擦除性能较差，擦除过程需要较高的擦除操作电压，即，施加在字线上的电压较高(＞12V)，因而需要较高的泵浦电压，设计上需要占用较大的外围电路的面积，从而使得擦除操作时的功耗也较高。

发明内容

本发明要解决的技术问题是现有技术形成的自对准分栅快闪存储器的擦除性能较差，擦除操作时的电压，即施加在字线上的电压较高，从而使得器件在擦除操作时的功耗较高。

为解决上述问题，本发明提供了一种分栅快闪存储器的形成方法，所述方法包括：

提供半导体衬底，所述半导体衬底上依次形成有第一介质层、浮栅层，在所述浮栅层上形成分立的第二介质层，第二介质层所在的区域为字线区；

在所述第二介质层周围形成第一侧墙，相邻两个第一侧墙之间的区域为源极线区；

以第一侧墙为掩膜，刻蚀所述浮栅层和第一介质层至半导体衬底；

在源极线区形成源极线；

去除第二介质层、及第二介质层下面的浮栅层和第一介质层，形成浮栅和浮栅介质层；

在与字线区相邻的浮栅顶部尖端处以下的浮栅侧壁形成第三介质层；

形成隧穿介质层，覆盖半导体衬底、第三介质层、浮栅、第一侧墙和源极线表面；

在字线区的隧穿介质层上形成字线。

可选的，所述在与字线区相邻的浮栅顶部尖端处以下的浮栅侧壁形成第三介质层的方法包括：

在半导体衬底和浮栅的侧壁形成第三介质层，所述浮栅侧壁表面的第三介质层的厚度大于在半导体衬底表面的第三介质层的厚度；

形成第三介质层后，采用湿法腐蚀第三介质层。

可选的，所述在半导体衬底和浮栅的侧壁形成第三介质层的形成方法为高温氧化生长。

可选的，所述高温氧化为快速氧化或者在高温炉管中氧化。

可选的，所述第三介质层的材料为氧化硅。

可选的，所述浮栅层为多晶硅，所述半导体衬底的表面为单晶硅。

可选的，所述湿法腐蚀第三介质层的湿法腐蚀剂为稀释的氢氟酸，所述氢氟酸与水的体积比为1∶200至1∶50。

可选的，所述第三介质层的厚度为大于等于50埃且小于等于300埃。

可选的，在源极线区形成源极线的方法包括：

在所述第二介质层表面和源极线区形成源极线材料；

去除源极线材料至第二介质层，形成源极线。

可选的，刻蚀步骤之后，在源极线区形成源极线的步骤之前还包括：

在源极线区的所述浮栅层及第一介质层周围形成第二侧墙；

以第一侧墙和第二侧墙为掩膜对源极线区的半导体衬底进行离子注入，形成源区。

可选的，所述去除第二介质层、及第二介质层下面的浮栅层和第一介质层，形成浮栅和浮栅介质层的方法为：

在所述源极线表面形成掩膜层；

以所述掩膜层为掩膜干法刻蚀第二介质层及第二介质层下面的浮栅层和第一介质层至半导体衬底。

另外，本发明还提供了一种分栅快闪存储器，包括：

半导体衬底；

位于所述半导体衬底上的浮栅结构，位于所述浮栅结构上的第一侧墙，相邻两个浮栅结构、两个第一侧墙之间的区域为源极线区；相邻两个浮栅结构、两个第一侧墙与所述源极线区相对的一侧为字线区；所述浮栅结构包括浮栅介质层和位于浮栅介质层上的浮栅；

介质层，位于与所述字线区相邻的浮栅侧壁，所述介质层的上表面低于所述浮栅的上表面；

位于源极线区的源极线；

隧穿介质层，覆盖半导体衬底、介质层表面、浮栅、第一侧墙表面和源极线表面；

位于所述字线区上的隧穿介质层为字线介质层，及位于所述字线介质层上的字线。

可选的，所述介质层的厚度大于等于50埃且小于等于300埃。

可选的，所述介质层的材料为氧化硅。

与现有技术相比，本发明的技术方案具有以下优点：

在与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁形成第三介质层。第三介质层增加了浮栅与字线之间距离，降低了浮栅与字线之间的电容，降低了浮栅与字线之间的耦合系数，从而提高了字线和浮栅之间的电压差，提高了擦除电压，进而提高了器件的擦除性能。另外，可以在确保擦除性能的前提下，一定程度地降低施加在字线上的电压，从而降低了器件在擦除操作时的功耗。

需要说明的是，在与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁形成第三介质层时，增加浮栅与字线之间的距离的同时，并没有妨碍浮栅的顶部尖端的完全露出，保留了浮栅顶部尖端的局部电场增强效应，在通过降低耦合系统提高有效擦除电压的情况下也不影响尖端放电效应。因此，本发明能确保擦除性能的提升，进而可以降低施加在字线上的电压，从而降低了器件在擦除操作时的功耗。

附图说明

图1至图7为现有的分栅快闪存储器的制作方法的剖面示意图；

图8为分栅快闪存储器的擦除电压与各耦合电容之间的关系示意图；

图9是本发明一个实施例所提供的分栅快闪存储器的制作方法的流程示意图；

图10至图20是本发明一个实施例所提供的分栅快闪存储器的制作方法的剖面示意图；

图21是本发明另一实施例的所提供的在浮栅上形成控制栅的分栅快闪存储器的制作方法的剖面示意图。

具体实施方式

参考图7和图8，当对现有的自对准分栅快闪存储器进行数据擦除时，施加一高负偏压于字线111，同时保持源极线107、相应的漏极(图未示)和衬底接地或接近地电压0V，电子可以从浮栅108被拉出，因此，浮栅通过Fowler-Nordheim(简称F-N)隧穿效应机制释放其所积累的电子至字线111。

发明人经过研究发现自对准分栅快闪存储器的擦除性能与擦除时字线与浮栅的电压差V₁₂有关，V₁₂越高意味着字线与浮栅之间的电场越强，更容易发生F-N隧穿，因此V₁₂越高，器件的擦除性能越高。字线与浮栅之间的耦合系数(coupling ratio)CR和V₁₂有着如下的关系：参考图8，根据公式(1)：V₁₂＝Vee-V_FG，公式(2)：V_FG＝Vee*CR，故得到：V₁₂＝(1-CR)*Vee，其中V₁₂等于字线111和浮栅108之间的电压差；Vee为加在字线111上的高压；V_FG为浮栅108上的电压。因此，只要降低字线111与浮栅108之间的耦合系数CR，就能够提高字线111与浮栅108之间的电压差，即所述V₁₂。

更进一步的，根据公式(3)：CR＝C₁₂/C_tot，其中C₁₂为浮栅108和字线111之间的电容。C_tot是与浮栅相关的总电容，C_tot＝C₁₂+C_FG，其中C_FG为浮栅108和半导体衬底100之间的电容。根据以上关系可得：CR＝1/(1+(C_FG/C₁₂))，C_FG是一个常量，因此，字线111与浮栅108之间的耦合系数CR与浮栅108和字线111之间的电容C₁₂呈减函数关系，即，降低浮栅108和字线111之间的电容C₁₂也就降低了浮栅和字线之间的耦合系数CR。

更进一步的，根据公式(4)：C₁₂＝KA/S，其中K是介电常数，A是字线111与浮栅108之间的电容有效面积，S为浮栅108与字线111之间的距离，即隧穿氧化层的厚度。在实际器件开发中，一方面会根据工艺加工能力选择尽可能小的浮栅高度，这样尽可能地降低了字线111与浮栅108的电容有效面积A。另一方面，从公式上看，可以通过增加浮栅108与字线111之间的厚度S来降低浮栅108和字线111之间的电容C₁₂，从而降低字线111与浮栅108之间的耦合系数CR。但简单地加厚浮栅108和字线111间隧穿氧化层并不可行，因为会减弱浮栅顶部尖端处的局部电场增强效应，擦除性能可能不升反降。因此，要有一种方法，能局部增加浮栅和字线间隧穿氧化层的厚度，同时并不增加浮栅顶部尖端的隧穿氧化层，这样才能真正提高擦除性能。

综上所述，发明人经过研究，获得了一种分栅快闪存储器件的形成方法。图9为本发明一个实施例的分栅快闪存储器件的形成方法流程示意图，图10至图20是本发明一个实施例的分栅快闪存储器件的形成方法的实施例剖面结构示意图。下面将图10至图20与图9结合起来对分栅快闪存储器件的形成方法进行详细说明。

首先，参考图10，执行图9中的步骤S11，提供半导体衬底200，所述半导体衬底200上依次形成有第一介质层201、浮栅层202，在所述浮栅层202上形成分立的第二介质层203，第二介质层203所在的区域为字线区306。

所述半导体衬底200可以是硅衬底、锗硅衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底，或本领域技术人员公知的其他半导体材料衬底。需要说明的是半导体衬底200的表面为单晶硅。

第一介质层201，本实施例可以为氧化硅，厚度范围为85埃～100埃，所述第一介质层201的形成方法为本领域技术人员熟知技术，在此不在赘述。

浮栅层202，本实施例可以为多晶硅，厚度范围为200埃～1000埃，所述浮栅层202的形成方法为本领域技术人员熟知技术，在此不在赘述。

第二介质层203，可以为氧化硅或者氮化硅，本实施例选择氮化硅。所述第二介质层203的厚度范围为2500埃～5000埃。在所述第二介质层上形成具有图形的掩膜层，以所述具有图形的掩膜层为掩膜干法刻蚀第二介质层至浮栅层202，在浮栅层202上形成分立的第二介质层203，第二介质层203所在的区域为字线区306。

参考图11，执行图9中的步骤S12，在第二介质层203的周围形成第一侧墙204，相邻两个第一侧墙204之间的区域为源极线区305。

本实施例中，所述第一侧墙204的材料为氧化硅。在第二介质层203的周围形成第一侧墙204的方法具体为：采用沉积的方法在浮栅层202和第二介质层203表面形成氧化硅层，然后回刻。

参考图12，执行图9中的步骤S13，以第一侧墙204为掩膜，刻蚀所述浮栅层202和第一介质层201至半导体衬底200。其中，刻蚀浮栅层202和第一介质层201至半导体衬底200的工艺为干法刻蚀。

参考图13至图15，执行图9中的步骤S14，在源极线区305形成源极线207。具体形成方法为：

参考图13，在源极线区305的所述浮栅层202及第一介质层201周围形成第二侧墙212，第二侧墙212的材料为氧化硅或氮化硅，第二侧墙212的形成方法为本领域技术人员熟知技术，在此不再赘述。第二侧墙212的作用为，在后续的对源极线区305的衬底进行离子注入时，保护源极线区305的第一介质层201和浮栅层202不受损伤。

形成第二侧墙212后，以第一侧墙204和第二侧墙212为掩膜对源极线区305的衬底进行离子注入，形成源区(图未示)。

参考图14，形成源区后，在第二介质层203的上表面和源极线区305内形成源极线材料207’，本实施例中，所述源极线材料207’为多晶硅，所述填充源极线材料207’的方法为沉积。

参考图15，形成源极线材料207’后，去除源极线材料207’至第二介质层203，形成源极线207。去除多余源极线材料207’的方法可以为化学机械抛光、刻蚀。

参考图15至图16，执行图9中的步骤S15，去除第二介质层203、及第二介质层203下面的浮栅层202和第一介质层201，形成浮栅205和浮栅介质层206。具体形成方法为：

参考图16，在所述源极线207表面形成掩膜层(图未示)，以所述掩膜层为掩膜对第二介质层203及其下面的浮栅层202和第一介质层201进行干法刻蚀至衬底，形成浮栅205和浮栅介质层206。

浮栅205的顶部具有浮栅顶部尖端211，其中，浮栅顶部尖端211的作用为：当对分栅快闪存储器进行擦除操作时，浮栅顶部尖端211能够降低FN隧穿效应的通道电压，使得热电子更容易从浮栅流入后续形成的字线。

参考图17和图18，执行图9中的步骤S16，在与字线区306相邻的浮栅顶部尖端211处以下的浮栅205侧壁形成第三介质层208。第三介质层208的具体的形成工艺如下：

参考图17，第三介质层208的材料为氧化硅。本实施例中，形成第三介质层208的方法为高温氧化法，即：在与字线区306相邻的浮栅205的侧壁形成第三介质层208的第一部分2081，在所述半导体衬底200上形成第三介质层208的第二部分2082。可采用快速氧化的方法形成，或者将其放在高温炉管中氧化。所述半导体衬底200的表面为单晶硅，所述浮栅205为多晶硅浮栅，由于单晶硅上氧化速率比多晶硅上氧化速率慢，因此，当第三介质层208的第一部分2081与第三介质层208的第二部分2082同时生长时，所述第三介质层208的第一部分2081和第三介质层208的第二部分2082一体成型，并且第三介质层208的第一部分2081的厚度比第三介质层208的第二部分2082厚，实现第三介质208层在不同位置的厚度差异。

需要说明的是，采用高温氧化法在与字线区306相邻的浮栅205的侧壁形成第三介质层208时，由于高温氧化的生长方向不可能只是垂直于浮栅205侧壁的方向，在平行于浮栅205侧壁的方向也会发生氧化生长，因此，在浮栅205的侧壁处形成第三介质层208的同时，也会在浮栅顶部尖端211处与第一侧墙204的交界处、浮栅205与浮栅介质层206的交界处形成第三介质层208。但是，浮栅顶部尖端211处与第一侧墙204的交界处、浮栅205与浮栅介质层206的交界处的多晶硅含量小于浮栅205侧壁处的多晶硅的含量，所以在浮栅顶部尖端211与第一侧墙204的交界处、浮栅205与浮栅介质层206的交界处形成的第三介质层208比浮栅205侧壁处形成的第三介质层208薄。

需要说明的是，不能采用沉积的方法形成第三介质层208，因为，采用沉积的方法形成的第三介质层208的厚度均一，即，第三介质层208的第一部分2081和第三介质层208的第二部分2082的厚度相同，在后续的湿法腐蚀工艺中，与字线区306相邻的浮栅顶部尖端211处的浮栅侧壁处就无法形成第三介质层208，因此，无法提高字线和浮栅之间的电压差，无法提高器件的擦除性能，无法降低后续存储器的功耗，达不到本发明的效果。

参考图18，形成第三介质层208后，采用湿法腐蚀第三介质层208。

具体为，当采用湿法腐蚀剂对第三介质层208进行腐蚀时，由于半导体衬底200上形成第三介质层208的第二部分2082的厚度比在所述浮栅205的侧壁形成第三介质层208的第一部分2081厚度薄，因此，当半导体衬底200上的第三介质层208的第二部分2082被腐蚀去除后，在浮栅顶部尖端211以下的浮栅205的侧壁形成的第三介质层208依然存在。

更进一步的，由于在浮栅顶部尖端211形成的第三介质层208比浮栅205侧壁处形成的第三介质层208薄，因此，当湿法腐蚀剂对浮栅205顶部尖端211形成的第三介质层208去除后，在浮栅顶部尖端211以下的浮栅205侧壁形成的第三介质层208仍然存在，因此，当衬底上的第三介质层208被完全去除，并且，当湿法腐蚀剂腐蚀至浮栅顶部尖端211完全露出时，可以停止湿法腐蚀工艺，此时，在浮栅顶部尖端211以下的浮栅205侧壁依然存在第三介质层208。

还需要继续说明的是，当衬底上的第三介质层被完全去除，并且，当浮栅顶部尖端211的第三介质层被完全去除时，可以停止湿法腐蚀工艺，此时，在浮栅顶部尖端211以下的浮栅205侧壁的第三介质层208的存在是必然的，然而，在与浮栅205相邻的浮栅介质层206侧壁可能也会存在部分第三介质层208，但是并不影响本发明。

所述湿法腐蚀剂为稀释的氢氟酸，所述氢氟酸与水的体积比为1∶200至1∶50。所述第三介质层的厚度为大于等于50埃且小于等于300埃。

在其他实施中，在衬底和浮栅的侧壁不限于采用高温氧化的方法形成第三介质层，只要能够使得所述浮栅侧壁表面的第三介质层的厚度大于在衬底表面的第三介质层的厚度的方法都属于本发明的保护范围。

形成上述条件的第三介质层208的作用为：

此处的第三介质层208增加了浮栅205与后续字线之间的距离，在浮栅205、后续形成的字线间的电容有效面积不变的情况下，降低了浮栅205与后续字线之间的电容C₁₂，降低了字线与浮栅的的耦合系数CR，从而提高了后续字线和浮栅205之间的电压差V₁₂，提高了自对准分栅快闪存储器的擦除电压，进而提高了器件的擦除性能。另外，可以在确保擦除性能的前提下，一定程度地降低施加在字线上的电压，降低所需要的泵浦电压值，设计上需要占用的外围电路的面积会减小，从而降低了器件在擦除操作时的功耗。

需要说明的是，在增加浮栅205与后续形成字线之间的距离的同时，浮栅顶部的尖角211处于完全露出状态，保留了浮栅尖端部分的局部电场增强效应，在通过降低耦合系统提高有效擦除电压的情况下也不影响尖端放电效应。因此，本发明能确保擦除性能的提升。

接着，参考图19，执行图9中的步骤S17，形成隧穿介质层209，覆盖半导体衬底200、第三介质层208、浮栅205、第一侧墙204和源极线207表面。

隧穿介质层209的材料为氧化硅，形成的隧穿介质层209的工艺和现有技术一样，属于本领域技术人员熟知领域，在此不再赘述。

需要说明的是，本发明提供了一种实现局部增加浮栅和字线间介质层厚度的方法。具体为在浮栅205、后续形成的字线之间具有隧穿介质层209与第三介质层，因此，浮栅205与后续形成的字线之间的电容有效面积是通过浮栅205与隧穿介质层209、浮栅205与第三介质层208的接触面积、后续形成的字线与隧穿介质层的接触面积来实现的。

接着，参考图20，执行图9中的步骤S18，在字线区306的隧穿介质层209上形成字线210。

字线210的材料为多晶硅，形成字线210的工艺也属于本领域技术人员熟知领域，在此不再赘述。

其它实施例中，不限于在自对准分栅快闪存储器中在浮栅顶部尖端处以下，且与所述字线区306相邻的浮栅205侧壁形成第三介质层208以提高擦除性能，提高施加在字线上的电压，和降低器件在擦除操作时的功耗。

需要说明的是，本发明不限于上一实施例的分栅快闪存储器，其它类型的分栅快闪存储器也同样适用于本发明，例如，在浮栅上形成栅间介质层和控制栅结构的分栅快闪存储器也适用于本发明。图21是本发明另一实施例的所提供的在浮栅上形成控制栅的分栅快闪存储器的制作方法的剖面示意图，参考图21，在浮栅205上形成栅间介质层214和控制栅213。其中，栅间介质层214的材料可以为氧化硅层或者是氮化硅-氧化硅-氮化硅层(ONO)。在浮栅上形成栅间介质层214和控制栅213的方法如下：

执行步骤S21，提供半导体衬底200，在所述半导体衬底200上依次形成有第一介质层、浮栅层、栅间介质层214和控制栅213的材料层。在所述控制栅213的材料层上形成分立的第二介质层。栅间介质层214可以为氧化硅层或者是氮化硅-氧化硅-氮化硅层(ONO)，控制栅213的材料可以为多晶硅。其中，形成控制栅213的材料层和栅间介质层214的形成方法为沉积，属于本领域技术人员熟知技术，在此不在赘述。执行步骤S21时的具体步骤可以参考上一实施例的步骤S11。

接着，执行步骤S22，在第二介质层的周围形成第一侧墙204，相邻两个第一侧墙204之间的区域为源极线区305。具体请参考上一实施例的步骤S12.

接着，执行步骤S23，以第一侧墙204为掩膜，刻蚀所述控制栅213的材料层至半导体衬底200。所述刻蚀为干法刻蚀。具体请参考上一实施例的步骤S13，与所述步骤S 13的不同之处为，采用干法刻蚀所述控制栅213的材料层至衬底，而不是只刻蚀步骤S13中的浮栅层和第一介质层至衬底。

接着，执行步骤S24，在源极线区305形成源极线207。具体请参考上一实施例的步骤S14。

接着，执行步骤S25，去除第二介质层及第二介质层下面的各层至半导体衬底200，形成控制栅213、栅间介质层214、浮栅205和浮栅介质层206。具体方法请参考上一实施例的步骤S15。与步骤S15不同之处是，第二介质层和浮栅层之间还有控制栅213的材料层、栅间介质层214，因此，在步骤S15中去除第二介质层下面的浮栅层和第一介质层时，可以将第二介质层和浮栅层之间的控制栅213的材料层、栅间介质层214去除。

后续步骤请参考上一实施例的步骤S15至步骤S18。

其它实施例中，只要满足多晶硅材料与多晶硅材料之间并且根据F-N隧穿效应机制进行擦除(Poly to Poly F-N Erase)的分栅快闪存储器都适用于本发明。

另外，参考图20，本发明还提供了一种分栅快闪存储器，包括：

半导体衬底200；

位于所述半导体衬底200上的浮栅205结构，位于所述浮栅结构上的第一侧墙204，相邻两个浮栅结构、两个第一侧墙204之间的区域为源极线区305；相邻两个浮栅结构、两个第一侧墙204与所述源极线区305相对的一侧为字线区306，所述浮栅结构包括浮栅介质层206和位于浮栅介质层上的浮栅205；

介质层208(该介质层即为以上方法部分中形成的第三介质层)，位于与所述字线区306相邻的浮栅205侧壁，所述介质层208的上表面低于所述浮栅205的上表面；

位于源极线区305的源极线207；

隧穿介质层209，覆盖衬底、介质层208表面、浮栅、第一侧墙204表面和源极线207表面；

位于所述字线区306上的隧穿介质层209为字线介质层，及位于字线介质层上的字线210。

其中，介质层208还位于与所述字线区306相邻的浮栅205顶部尖端211处以下与所述浮栅205相邻的部分浮栅介质层206的侧壁。

所述第三介质层208的厚度大于等于50埃且小于等于300埃。所述第三介质层208的材料为氧化硅。

其它类型的分栅快闪存储器也适用于本发明，例如，在浮栅上形成栅间介质层和控制栅的分栅快闪存储器。参考图21，与图20中的结构不同之处为：

该实施例中，还具有控制栅结构，位于所述浮栅结构上，所述控制栅结构包括栅间介质层214和位于栅间介质层214上的控制栅213。相应的，第一侧墙204位于控制栅结构上的，相邻两个控制栅结构、两个浮栅结构、两个第一侧墙204之间的区域为源极线区305；相邻两个控制栅结构、两个浮栅结构、两个第一侧墙204与所述源极线区305相对的一侧为字线区306。其他结构与图20表示的实施例相同。

需要说明的是，本发明中的术语“第一侧墙位于浮栅上”并不是指第一侧墙直接位于浮栅上，允许在浮栅和第一侧墙之间插入其他结构，比如控制栅结构。

采用本发明制作方法形成的分栅快闪存储器能够降低分栅快闪存储器的字线与浮栅之间耦合系数CR，从而能够提高擦除电压V₁₂，进而可以提高分栅快闪存储器的擦除性能，而且可以在确保擦除性能的前提下，一定程度地降低施加在字线上的电压。其中，字线与浮栅之间耦合系数CR能够降低三分之一，施加在字线上的电压可以减小8％～15％，从而节省分栅快闪存储器的能耗。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种分栅快闪存储器的形成方法，其特征在于，包括：

在源极线区形成源极线；

在字线区的隧穿介质层上形成字线。

2.根据权利要求1所述的分栅快闪存储器的形成方法，其特征在于，

所述在与字线区相邻的浮栅顶部尖端处以下的浮栅侧壁形成第三介质层的方法包括：

形成第三介质层后，采用湿法腐蚀第三介质层。

3.根据权利要求2所述的分栅快闪存储器的形成方法，其特征在于，所述在半导体衬底和浮栅的侧壁形成第三介质层的形成方法为高温氧化生长。

4.根据权利要求3所述的分栅快闪存储器的形成方法，其特征在于，所述高温氧化为快速氧化或者在高温炉管中氧化。

5.根据权利要求3所述的分栅快闪存储器的形成方法，其特征在于，所述第三介质层的材料为氧化硅。

6.根据权利要求1所述的分栅快闪存储器的形成方法，其特征在于，所述浮栅层为多晶硅，所述半导体衬底的表面为单晶硅。

7.根据权利要求2所述的分栅快闪存储器的形成方法，其特征在于，所述湿法腐蚀第三介质层的湿法腐蚀剂为稀释的氢氟酸，所述氢氟酸与水的体积比为1∶200至1∶50。

8.根据权利要求1所述的分栅快闪存储器的形成方法，其特征在于，所述第三介质层的厚度为大于等于50埃且小于等于300埃。

9.根据权利要求1所述的分栅快闪存储器的形成方法，其特征在于，在源极线区形成源极线的方法包括：

在所述第二介质层表面和源极线区形成源极线材料；

去除源极线材料至第二介质层，形成源极线。

10.根据权利要求1所述的分栅快闪存储器的形成方法，其特征在于，刻蚀步骤之后，在源极线区形成源极线的步骤之前还包括：

在源极线区的所述浮栅层及第一介质层周围形成第二侧墙；

11.根据权利要求1所述的分栅快闪存储器的形成方法，其特征在于，所述去除第二介质层、及第二介质层下面的浮栅层和第一介质层，形成浮栅和浮栅介质层的方法为：

在所述源极线表面形成掩膜层；

12.一种分栅快闪存储器，其特征在于，包括：

半导体衬底；

位于源极线区的源极线；

13.根据权利要求12所述的分栅快闪存储器，其特征在于，所述介质层的厚度大于等于50埃且小于等于300埃。

14.根据权利要求12所述的分栅快闪存储器，其特征在于，所述介质层的材料为氧化硅。