CN100536115C - 分离式栅极快闪存储单元及其形成方法 - Google Patents
分离式栅极快闪存储单元及其形成方法 Download PDFInfo
- Publication number
- CN100536115C CN100536115C CNB2005101254487A CN200510125448A CN100536115C CN 100536115 C CN100536115 C CN 100536115C CN B2005101254487 A CNB2005101254487 A CN B2005101254487A CN 200510125448 A CN200510125448 A CN 200510125448A CN 100536115 C CN100536115 C CN 100536115C
- Authority
- CN
- China
- Prior art keywords
- insulating barrier
- conductor layer
- grid
- flash memory
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 53
- 238000007667 floating Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 230000004888 barrier function Effects 0.000 claims description 87
- 239000004020 conductor Substances 0.000 claims description 55
- 239000004065 semiconductor Substances 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 230000008569 process Effects 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 238000010276 construction Methods 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 239000011435 rock Substances 0.000 claims 1
- 230000008859 change Effects 0.000 abstract description 4
- 238000009826 distribution Methods 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000012774 insulation material Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
一种分离式栅极快闪存储单元包括：一半导体衬底；第一绝缘层，置于该半导体衬底上；一浮动栅极，置于该第一绝缘层上，其中该浮动栅极具有第一宽度；第二绝缘层，置于该浮动栅极上；一控制栅极，置于该第二绝缘层上；一顶盖层，置于该控制栅极上，其中顶盖层、控制栅极以及第二绝缘层具有相同的第二宽度，其中该第二宽度小于该第一宽度；第三绝缘层，置于该控制栅极、该第二绝缘层、该浮动栅极、该第一绝缘层的侧壁、以及该半导体衬底上；以及一抹除栅极，置于该第三绝缘层上。由于浮动栅极形成一突出于控制栅极底部的突出部轮廓，藉此突出部轮廓增加的面积改变电荷分布以形成一尖端放电场，因此可增进浮动栅极至抹除栅极间的抹除效率。
Description
技术领域
本发明涉及一种非挥发性存储器的制造方法，特别是有关于一种具有突出轮廓浮动栅极的分离式栅极闪存的形成方法。
背景技术
非挥发性半导体存储元件(Nonvolatile Memory Device)的种类繁多，例如包含可抹除且可程序只读存储器(EPROM)、可紫外线抹除且可程序只读存储器(UV-erasable EPROM)、可电除且可程序只读存储器(EEPROM)、闪存(Flash Memory)、以及一次程序可抹除且可程序只读存储器(One-time-programmable EPROM)等。
闪存的栅极型态一般可分为叠层栅极(stack gate)结构以及分离式栅极(split gate)结构两种。其中，叠层栅极结构包括依序形成于衬底上的穿遂氧化物层、作为浮动栅极的多晶硅层1(poly 1)、氧化物/氮化物/氧化物(Oxide-Nitride-Oxide，ONO)叠层、作为控制栅极的多晶硅层2(poly 2)。另外，分离式栅极结构主要于上述栅极叠层结构的一侧形成作为抹除栅极(erasegate)的多晶硅层3(poly 3)。
上述分离式栅极结构的闪存的抹除方式主要包括经由衬底进行FN隧穿(Fowler-Nordheim tunneling)抹除动作，也就是电子藉由FN隧穿而自浮动栅极经由下方的栅极氧化物层移动至衬底的沟道区。但是，此种方式通常会发生过度抹除(over erase)的问题，且易受工艺缺陷的影响。另一种抹除方式则是利用抹除栅极间的FN隧穿来达成，即”多晶硅层1对多晶硅层3的抹除”(poly 1-to-poly 3 erase)，其电子是藉由FN隧穿而自浮动栅极(poly 1)移动至抹除栅极(poly 3)。但是，此种抹除方式的效率有待提升。
因此，如何有效提升闪存的抹除效率，并减缓过度抹除现象，是业界亟需努力的方向。
发明内容
本发明的主要目的之一就是提出一种闪存结构，以有效提升其抹除效率。
本发明的另一目的就是提出一种制造闪存的方法，以形成具有突出轮廓的浮动栅极。
为达上述目的，本发明一实施例公开一种分离式栅极快闪存储单元的制造方法，包括：提供一半导体衬底，并依序形成第一绝缘层、第一导体层、第二绝缘层、第二导体层、顶盖层于该半导体衬底上方。接着，进行第一蚀刻工艺，蚀刻部份该顶盖层、部份该第二导体层以及部份该第二绝缘层，而露出该第一导体层的部分表面，其中未被蚀刻的该顶盖层、该第二导体层、以及该第二绝缘层的侧壁为共平面。之后，分别形成第一侧壁子与第二侧壁子于未被蚀刻的该顶盖层、该第二导体层、以及该第二绝缘层的侧壁上。然后，进行第二蚀刻工艺，以该第一侧壁子与该第二侧壁子为掩模蚀刻该第一导体层与该第一绝缘层，而露出该半导体衬底的部分表面，其中未被蚀刻的该第一导体层与该第一绝缘层的侧壁为共平面。接着，剥除该第一侧壁子与该第二侧壁子。然后，形成第三绝缘层于未被蚀刻的该第一导体层、该第一绝缘层的侧壁以及该半导体衬底上，并形成第三导体层于该第三绝缘层上。
根据本发明一实施例，分离式栅极快闪存储单元包括：一半导体衬底；第一绝缘层，置于该半导体衬底上；一浮动栅极，置于该第一绝缘层上，其中该浮动栅极具有第一宽度；第二绝缘层，置于该浮动栅极上；一控制栅极，置于该第二绝缘层上；一顶盖层，置于该控制栅极上，其中该顶盖层、该控制栅极以及该第二绝缘层具有相同的第二宽度，其中该第二宽度小于该第一宽度；第三绝缘层，置于该顶盖层、该控制栅极、该第二绝缘层、该浮动栅极、该第一绝缘层的侧壁以及该半导体衬底上；以及一抹除栅极，置于该第三绝缘层上。
综上所述，由于浮动栅极与控制栅极之间具有宽度差，即浮动栅极形成一突出于控制栅极底部的突出部轮廓，藉此突出部轮廓增加的面积而改变电荷分布，以形成一尖端放电场，因此可增进浮动栅极至抹除栅极之间的抹除效率。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下。
附图说明
图1～7绘示根据本发明一优选实施例的分离式栅极快闪存储单元的工艺剖面图。
图8绘示图7所示的分离式栅极快闪存储单元的局部放大图。
附图标记说明
80～源极区；90～漏极区；95～沟道区；100～半导体衬底；102、102a、104、104a、109b～绝缘层；103、105～导体层；103a～浮动栅极；105a～控制栅极；106、106a～顶盖层；108～侧壁子；110～抹除电极；112～局部放大；114～电荷；116～尖端放电场。
具体实施方式
图1至图7绘示依照本发明一优选实施例的分离式栅极快闪存储单元的工艺剖面示意图。
如图1所示，提供一例如是P型的半导体衬底100，其包括一例如是N型的源极区80、一例如是N型的漏极区90以及位于源极区80、漏极区90之间的一沟道区95。接着，依序形成第一绝缘层102、第一导体层103、第二绝缘层104、第二导体层105、及顶盖层106于上述半导体衬底100上方。其中，源极区80与漏极区90可于形成完栅极结构后，再形成之。
上述第一绝缘层102的形成方法包括化学气相沉积法(CVD)、等离子体加强型化学气相沉积法(PECVD)、热氧化法等。上述第一绝缘层102例如是氧化硅，其厚度介于80至100埃之间。
上述第二绝缘层104的形成方法包括化学气相沉积法、等离子体加强型化学气相沉积法、热氧化法等。上述第二绝缘层可以是氧化物或是由氧化物/氮化物/氧化物(ONO)所组成的叠层结构。
上述第一导体层103与第二导体层105的形成方法包括化学气相沉积法等，其材质例如是多晶硅或掺杂的多晶硅层。上述第一导体层103的厚度介于1500至2500埃之间；而第二导体层105的厚度介于1500至2000埃之间。
上述顶盖层106的形成方法包括化学气相沉积法等，其材质例如是氮化硅，且厚度介于1000至2000埃之间。
如图2所示，将上述顶盖层106、上述第二导体层105以及上述第二绝缘层104图案化。图案化的方法例如是先进行一微影工艺，再进行一蚀刻工艺，蚀刻部份顶盖层106、部份第二导体层105以及部份第二绝缘层104，而留下一部分顶盖层106a、一部份第二绝缘层104a以及作为控制栅极105a的部份第二导体层105，并露出第一导体层103的部分表面107a。其中，未被蚀刻的顶盖层106a、第二导体层105a、以及第二绝缘层104a的侧壁为共平面。上述蚀刻工艺包括一非等向性蚀刻工艺。
如图3所示，利用低压化学气相沉积法(LPCVD)、或等离子体加强型化学气相沉积法形成一绝缘材料层(图未显示)，然后蚀刻此绝缘材料层以形成侧壁子108于顶盖层106a、控制栅极105a、以及第二绝缘层104a的侧壁上。其中，上述侧壁子108的材料包括氮化硅。上述侧壁子108的厚度大约介于50至400埃之间。侧壁子108的厚度会决定后续形成的浮动栅极103a(请参考图4)与控制栅极105a的宽度差109a(请参考图5)。
如图4所示，以上述侧壁子108与顶盖层106a为掩模进行蚀刻工艺，以移除第一导体层103与第一绝缘层102，而露出半导体衬底100的部分表面108b，并留下部分第一绝缘层102a及作为浮动栅极103a的部分第一导体层103，其中蚀刻后的第一绝缘层102a及浮动栅极103a的侧壁为共平面。
如图5所示，剥除上述侧壁子108。
如图6所示，利用化学气相沉积法顺应性地形成一第三绝缘层109b于顶盖层106a、控制栅极105a、第二绝缘层104a、浮动栅极103a与第一绝缘层102a的侧壁以及半导体衬底100上。其中，上述第三绝缘层109b的厚度介于50至400埃之间，且材质包括氧化硅。在另一实施例中，于进行化学气相沉积法后，可进行热氧化法使第三绝缘层109b更致密。
如图7所示，形成一导体侧壁子于上述结构之侧。其形成方法例如是先沉积一层第三导体层(图未显示)于上述第三绝缘层109b上。其中，第三导体层可为由化学气相沉积法所形成的掺杂多晶硅层，厚度约为2000至3000埃。之后，进行非等向性蚀刻工艺而形成导体侧壁子以作为一抹除栅极110。
根据上述方法所形成的分离式栅极快闪存储单元包括：一半导体衬底100；第一绝缘层102a，置于上述半导体衬底100上；一浮动栅极103a，置于上述第一绝缘层102a上，其中上述浮动栅极103a与上述第一绝缘层102a具有相同的第一宽度200；第二绝缘层104a，置于上述浮动栅极103a上；一控制栅极105a，置于上述第二绝缘层104a上；一顶盖层106a，置于上述控制栅极105a上，其中上述顶盖层106a、上述控制栅极105a以及上述第二绝缘层104a具有相同的第二宽度210，其中上述第二宽度210小于上述第一宽度200；第三绝缘层109b，顺应性形成于该顶盖层106a、该控制栅极105a、该第二绝缘层104a、该浮动栅极103a、该第一绝缘层102a的侧壁以及该半导体衬底100上；以及一抹除栅极110，置于该第三绝缘层109b上。
参照图8(图7的局部放大112)，上述方法利用适当侧壁子厚度而使得浮动栅极103a与控制栅极105a之间具有宽度差109a，也就是说浮动栅极103a的上部转角处形成一突出于控制栅极底部的突出部轮廓(sharp cornerprofile)。藉此突出部轮廓增加的面积可改变电荷114分布，以形成一尖端放电场116，因此可增进浮动栅极103a至抹除栅极110之间的抹除效率。另外，因第三绝缘层109b为顺应性地形成于浮动栅极103a与控制栅极105a之侧的氧化物，故元件在进行程序化时，不易使电子陷入(trap)其中而影响性能。
虽然本发明已以数个优选实施例揭露如上，然其并非用以限定本发明，任何本领域内的技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围以所附权利要求所界定者为准。
Claims (20)
1.一种分离式栅极快闪存储单元的制造方法，包括：
提供一半导体衬底；
依序形成一第一绝缘层、一第一导体层、一第二绝缘层、一第二导体层、一顶盖层于该半导体衬底上方；
进行一第一蚀刻工艺，移除部分该顶盖层、部分该第二导体层以及部分该第二绝缘层，而露出该第一导体层的部分表面，其中蚀刻后的该顶盖层、该第二导体层、以及该第二绝缘层的侧壁为共平面；
分别形成一第一侧壁子与一第二侧壁子于蚀刻后的该顶盖层、该第二导体层、以及该第二绝缘层的二侧壁上；
进行一第二蚀刻工艺，以该第一侧壁子与该第二侧壁子为掩模，移除部分该第一导体层与部分该第一绝缘层，而露出该半导体衬底的部分表面，其中蚀刻后的该第一导体层与该第一绝缘层的侧壁为共平面；
剥除该第一侧壁子与该第二侧壁子；
形成一第三绝缘层于蚀刻后的该第一导体层与该第一绝缘层的侧壁、以及该半导体衬底上；以及
形成一第三导体层于该第三绝缘层上。
2.如权利要求1所述的分离式栅极快闪存储单元的制造方法，其中该第一侧壁子与该第二侧壁子的材质包括氮化硅。
3.如权利要求1所述的分离式栅极快闪存储单元的制造方法，其中该第三绝缘层的材料包括氧化硅。
4.如权利要求1所述的分离式栅极快闪存储单元的制造方法，其中形成该第三绝缘层的方法包括进行一化学气相沉积工艺。
5.如权利要求1所述的分离式栅极快闪存储单元的制造方法，其中该第一导体层、该第二导体层以及该第三导体层的材料包括多晶硅。
6.如权利要求1所述的分离式栅极快闪存储单元的制造方法，其中该第二绝缘层包括由氧化物/氮化物/氧化物所组成的一叠层结构。
7.如权利要求1所述的分离式栅极快闪存储单元的制造方法，其中形成该第三绝缘层的方法包括进行一热氧化工艺。
8.一种分离式栅极快闪存储单元，包括：
一半导体衬底；
一第一绝缘层，置于该半导体衬底上；
一浮动栅极，置于该第一绝缘层上，其中该浮动栅极具有一第一宽度；
一第二绝缘层，置于该浮动栅极上；
一控制栅极，置于该第二绝缘层上；
一顶盖层，置于该控制栅极上，其中该顶盖层、该控制栅极以及该第二绝缘层具有相同的一第二宽度，其中该第二宽度小于该第一宽度；
一第三绝缘层，顺应性地置于该顶盖层、该控制栅极、该第二绝缘层、该浮动栅极、以及该第一绝缘层的侧壁；以及
一抹除栅极，置于该第三绝缘层上。
9.如权利要求8所述的分离式栅极快闪存储单元，其中该浮动栅极与该第一绝缘层具有相同的该第一宽度。
10.如权利要求8所述的分离式栅极快闪存储单元，其中该顶盖层的材质包括氮化硅。
11.如权利要求8所述的分离式栅极快闪存储单元，其中该第一宽度与该第二宽度的差介于50至400埃。
12.如权利要求8所述的分离式栅极快闪存储单元，其中该浮动栅极、该控制栅极以及该抹除栅极的材料包括多晶硅。
13.如权利要求8所述的分离式栅极快闪存储单元，其中该第三绝缘层的材料包括氧化硅。
14.如权利要求8所述的分离式栅极快闪存储单元，其中该第二绝缘层包括由氧化物/氮化物/氧化物所组成的一叠层结构。
15.一种分离式栅极快闪存储单元的制造方法，包括：
形成一第一导体层于一衬底上；
形成一第一绝缘层于该第一导体层上；
形成一第二导体层于该第一绝缘层上；
形成一图案化的预盖层于该第二导体层上；
以该顶盖层为掩模，移除部分该第二导体层与部分该第一绝缘层，露出该第一导体层的部分表面；
形成一侧壁子于未被移除的该第二导体层与该第一绝缘层的侧壁上；
以该侧壁子与该顶盖层为掩模，移除部分该第一导体层，露出该衬底的部分表面；
移除该侧壁子；
顺应性地形成一第二绝缘层于未被移除的该第二导体层与该第一绝缘层的侧壁、及未被移除的该第一导体层的侧壁；以及
形成一第三导体层于该第二绝缘层上。
16.如权利要求15所述的分离式栅极快闪存储单元的制造方法，更包括进行一热氧化工艺来处理该第二绝缘层。
17.如权利要求15所述的分离式栅极快闪存储单元的制造方法，其中该侧壁子的材质包括氮化硅。
18.如权利要求15所述的分离式栅极快闪存储单元的制造方法，其中该第二绝缘层的材质包括氧化硅。
19.如权利要求15所述的分离式栅极快闪存储单元的制造方法，其中该第一导体层、该第二导体层与该第三导体层的材质包括多晶硅。
20.如权利要求15所述的分离式栅极快闪存储单元的制造方法，其中该第一绝缘层包括由氧化物/氮化物/氧化物所组成的一叠层结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2005101254487A CN100536115C (zh) | 2005-11-17 | 2005-11-17 | 分离式栅极快闪存储单元及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2005101254487A CN100536115C (zh) | 2005-11-17 | 2005-11-17 | 分离式栅极快闪存储单元及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1967811A CN1967811A (zh) | 2007-05-23 |
| CN100536115C true CN100536115C (zh) | 2009-09-02 |
Family
ID=38076481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005101254487A Active CN100536115C (zh) | 2005-11-17 | 2005-11-17 | 分离式栅极快闪存储单元及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100536115C (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103178018A (zh) * | 2011-12-22 | 2013-06-26 | 中芯国际集成电路制造(上海)有限公司 | 分离栅快闪存储单元制造方法 |
| CN104157558A (zh) * | 2013-05-15 | 2014-11-19 | 中芯国际集成电路制造(上海)有限公司 | 闪存存储器栅极结构、制备方法及其应用 |
| CN104867831B (zh) * | 2014-02-20 | 2017-12-08 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件结构的制作方法 |
-
2005
- 2005-11-17 CN CNB2005101254487A patent/CN100536115C/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN1967811A (zh) | 2007-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103165615B (zh) | 分栅快闪存储器及其形成方法 | |
| CN101312197B (zh) | 储存单元及其制造方法与操作方法 | |
| US5879992A (en) | Method of fabricating step poly to improve program speed in split gate flash | |
| US6225162B1 (en) | Step-shaped floating poly-si gate to improve gate coupling ratio for flash memory application | |
| US5702965A (en) | Flash memory cell and method of making the same | |
| US7485917B2 (en) | Split gate flash memory cell and fabrication method thereof | |
| JPWO2008059768A1 (ja) | 半導体装置 | |
| US6046086A (en) | Method to improve the capacity of data retention and increase the coupling ratio of source to floating gate in split-gate flash | |
| CN103065952A (zh) | 非易失性存储器件及其制造方法 | |
| US20030186506A1 (en) | Split gate flash memory and formation method thereof | |
| US5756384A (en) | Method of fabricating an EPROM cell with a high coupling ratio | |
| CN101140877B (zh) | 闪速存储器件 | |
| CN100536115C (zh) | 分离式栅极快闪存储单元及其形成方法 | |
| CN103715144B (zh) | 分立栅存储器件及其形成方法 | |
| KR20090082627A (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR100772905B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US7205194B2 (en) | Method of fabricating a flash memory cell | |
| US8963220B2 (en) | Shallow trench isolation for a memory | |
| US20040058494A1 (en) | Split-gate flash memory cell and manufacturing method thereof | |
| CN111524894A (zh) | 存储器结构及其制造方法 | |
| CN103178018A (zh) | 分离栅快闪存储单元制造方法 | |
| CN103258797A (zh) | 分离栅快闪存储单元及其制作方法 | |
| CN100386864C (zh) | 非易失性存储器及其制造方法 | |
| KR20080056469A (ko) | 반도체 장치 및 그 형성방법 | |
| WO2007114559A1 (en) | Self-aligned flash memory cell and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |