CN1279618C - 具有位于基底内的选择栅极的闪存单元及其制造方法 - Google Patents

Abstract

本发明涉及一种具有位于基底内的选择栅极的闪存单元及其制造方法，此闪存单元结构包括：一半导体基底；一浮置栅极，其设置于上述半导体基底上；一字线，沿一第一方向延伸并覆盖于浮置栅极及邻近的半导体基底上；一沟槽，设置于邻近上述字线的一侧边的半导体基底内；一选择栅极，垂直地设置于上述沟槽内并部分覆盖于浮置栅极上；一源极，设置于邻近为字线所覆盖的浮置栅极另一侧的半导体基底内；以及一漏极，设置于选择栅极下方的半导体基底内。

Description

具有位于基底内的选择栅极的闪存单元及其制造方法

技术领域

本发明涉及一半导体装置及其制作过程，特别是涉及一具有位于基底内的选择栅极的闪存单元及其制造方法。

背景技术

闪存(flash memory)是一种非挥发性(non-volatile)内存。闪存的优点是其可针对整个内存区块进行擦除，且擦除速度快，约只需1至2秒。因此，近年来，闪存已被广泛地运用于电子消费性产品，例如：数字相机、数字摄影机、行动电话、手提电脑、随身听、个人电子助理(PDA；personal digitalassistant)等产品上。

通常，闪存单元具有两个栅极，一为浮置栅极(floating gate)，其功用为储存电荷；二为控制栅极(control gate)，其功用为控制数据的输入和输出。浮置栅极的位置在控制栅极的下，由于与外部电路并没有连接而处于浮置状态。控制栅极则通常与字线(word line)连接。

而快闪存储单元的擦除、写入、读取等操作，包含将电子注入浮置栅极、或者将电子自浮置栅极移除等动作。而对于控制栅极、源极、漏极以及基底施加不同的电压组合，便可控制此存储单元的擦除、写入、读取操作。而为能提升存储单元的操作效能，有时会采用分离栅极结构。

请参照图1，其显示设置于一p型半导体基底12上具有经n型掺杂的源极20及漏极22的先前闪存单元10的示意图。于基底12与控制栅极16间设置有一浮置栅极14，上述两栅极皆层迭于源极20以及漏极22间的部份栅沟道区域上。此外，作为寻址电极(addressing electrode)用途的一选择栅极18形成于控制栅极16上且部份覆盖于未被浮置栅极14与控制栅极16所覆盖的栅沟道上。当擦除此闪存单元10时，可于控制栅极16上施加一高电压(约50伏特)，将储存于浮置栅极14内的电荷借由Fowler-Nordheim隧穿效应穿过这些栅极间的介电层(未示出)移除。由于选择栅极18的存在，当浮置栅极14被过度擦除时，选择栅极18将会关闭此存储单元而不会造成于此闪存单元10内的漏电流形成，可有效避免闪存单元10遭过度擦除的问题，并提升闪存单元擦除及写入的次数。而图1所示的由一浮置栅极14以及一选择栅极18串联的结构即为所谓的分离栅极结构。

由于上述具有分离栅极结构的快闪存储单元的选择栅极至少必须能覆盖漏极(或源极)与浮置栅极间的距离，使得此存储单元比不具有选择栅极的快闪存储单元具有较大的组件尺寸，与当今半导体工业中所强调的组件缩小化及集成度提升等组件的设计理念，上述分离栅极结构并不符合现今半导体工业中组件缩小化的设计趋势。

发明内容

有鉴于此，本发明的主要任务就是提供一种具有较小组件尺寸的闪存单元及其制作方法，其具有一位于基底内的选择栅极，可有效防止闪存单元过度擦除问题，并可提升闪存单元于晶片上的集成度，符合现今半导体工业中组件缩小化的趋势。

为完成上述任务，本发明提供了一种具有位于基底内的选择栅极的闪存单元，包括：

一半导体基底；一浮置栅极，设置于上述半导体基底上；一字线，沿一第一方向延伸并覆盖于浮置栅极及邻近的半导体基底上；一沟槽，设置于邻近上述字线的一侧边的半导体基底内；一选择栅极，垂直地设置于上述沟槽内并部分覆盖于浮置栅极上；一源极，设置于邻近为字线所覆盖的浮置栅极另一侧的半导体基底内；以及一漏极，设置于选择栅极下方的半导体基底内。

此外，本发明亦提供了上述闪存单元的制造方法，其步骤包括：提供一半导体基底；依次沉积一第一介电层以及一第一导电层于上述半导体基底上；定义第一导电层，以形成沿第一方向延伸的一有源区域；依次沉积一第二介电层、一第二导电层以及一上盖层于半导体基底上并覆盖上述有源区域；定义上盖层及第二导电层以形成沿正交于第一方向的第二方向延伸的一字线图案，并部份覆盖于上述有源区域上；形成一对第一间隔物，其分别位于字线图案的两侧以构成一字线，并以字线为蚀刻掩模，蚀刻未为字线所覆盖的第二介电层及第一导电层，以形成位于上述字线下方有源区域内的一浮置栅极；蚀刻字线一侧的半导体基底，使得在字线一侧的半导体基底内形成一沟槽；形成一漏极于沟槽底部的半导体基底内；依次形成一第三介电层及一第三导电层覆盖于上述沟槽的侧壁及部份底面上，并部份覆盖于浮置栅极上以构成垂直地设置于该沟槽内的一选择栅极；以及形成一源极，其位于字线另一侧的半导体基底内，并与浮置栅极形成电性接触。

由于在本发明的具有位于基底内的选择栅极的闪存单元中，将作为寻址电极使用的选择栅极垂直地设置于邻近于控制栅极的一沟槽内，可有效缩小闪存单元的组件尺寸并提升闪存单元于晶片上的集成度。此外，采用具有选择栅极的分离栅极结构，亦可有效防止快闪存储单元的过度擦除问题，可提升快闪存储单元擦除及写入的次数。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合所附图式，作详细说明如下。

附图说明

图1为一侧视示意图，用以说明现有技术中一具有分离栅极结构的闪存单元。

图2A～2L为一系列侧视图，用以说明本发明的具有位于基底内的选择栅极的闪存单元的制作流程。

图3A～3F为一系列俯视图，用以说明相对应图2A～2L中的俯视情形。

附图标记说明：

10～内存单元；          12～基底；

16～控制栅极；          14、FG～浮置栅极；

18、SG～选择栅极；      20、S～源极；

22、D～漏极；           100～硅基底；

102～隔离区；           104～第一介电层；

106～第一导电层；       108～第二介电层；

110～第二导电层；       112～上盖层；

114～第一间隔物；       116～干蚀刻程序；

118、118’～第一沟槽；  120、134～掩模图案；

122～第二沟槽；         124～临界电压离子注入程序；

126～漏极离子注入程序； 128～第三介电层；

130～氧化层；              132～第三导电层；

136～源极离子注入程序；    138～第二间隔物；

140～第三间隔物；          142～层间介电层；

144～金属层；              WL’～字线图案；

WL～字线；                 BL～位线；

T～沟槽。

具体实施方式

图2A～2L至图3A～3F示出了依据本发明一优选实施例中的具有位于基底内的选择栅极的闪存单元的制造方法的流程图，其中图2A至2L为分别沿着A-A’切线及B～B’切线而视的剖面图，图3A至3F为相对应的俯视图。

请同时参照图2A、2B及3A，首先提供一半导体基底，例如为一p型硅基底100。在此，于硅基底100内已设置有多个等距且平行地排列的隔离区102，这些隔离区102为由如现有浅沟槽隔离物(shallow trench isolation；STI)制作技术所形成的绝缘层。而位于这些隔离区102间的硅基底100则如图3A中的俯视情形所示，具有被邻近隔离区102所围绕而成的多个十字形表面。而此时图3A中的A～A’切线以及B～B’切线内的侧视结构则如图2A及2B内所示。

请同时参照图2C、2D及3B，接着依次包覆性地沉积的第一介电层104及第一导电层106覆盖于硅基底100上。并经由一光刻程序(未示出)，定义第一导电层106并蚀刻停止于第一介电层104上，以形成多个沿第一方向(如图3B内平行于A～A’切线的方向)延伸的有源区域AA。这些有源区域AA覆盖于隔离区102所围绕而成具有十字形表面的硅基底100的第一方向上的表面并部份覆盖于有源区域AA两侧邻近的隔离区102上。在此，第一介电层104为厚度介于85～100埃的二氧化硅，以作为一隧穿氧化层(tunnelingoxide)使用，其形成方法例如为化学气相沉积法。而第一导电层106例如是厚度介于400～700埃的多晶硅，其形成方法例如为化学气相沉积法。

接着，依次沉积第二介电层108、第二导电层110以及上盖层112覆盖于有源区域AA以及未被有源区域AA覆盖的第一介电层104上。并经由一光刻程序(未示出)，定义上述上盖层112以及第二导电层110以形成多个沿第二方向(如图3B内垂直于A～A’切线的方向)延伸且部份覆盖于与有源区域AA上的字线图案WL’，并蚀刻停止于第二介电层108上。在此，此上盖层112例如是厚度介于500～1500埃的氮化硅，其形成方法例如为化学气相沉积法；而第二介电层108例如是现有技术中的二氧化硅-氮化硅-二氧化硅(ONO)的复合层或二氧化硅，其厚度约介于150～250埃，其形成方法例如为化学气相沉积法，其被作为一栅极间介电层(inter-gate dielectric)使用。而第二导电层110例如是厚度介于600～2000埃的多晶硅，其形成方法则例如为化学气相沉积法。此时的俯视情形请参照图3B，而图3B内的A～A’及B～B’切线的侧视结构则如图2C及2D内所显示。

请同时参照图2E、2F及3C，接着采用现有的沉积-回蚀刻方法，于字线图案WL’两侧分别形成一第一间隔物114，其材质例如为氮化硅。而这些字线图案WL’并与其两侧的第一间隔物114进一步构成了字线WL。接着，以这些字线WL为蚀刻掩模，进行一干蚀刻程序116，使得在有源区域AA内定义出被字线WL所覆盖的多个浮置栅极FG，并蚀刻去除未为字线WL覆盖的第二介电层108及第一导电层106材料，该蚀刻停止于第一介电层104上。值得注意的，在上述干蚀刻程序116中，未被字线WL所覆盖区域内的第二介电层108虽已蚀刻完毕，但在定义第一导电层106的过程中，无可避免地将蚀刻位于有源区域AA间区域内的第一介电层104及其下的硅基底100，并于干蚀刻程序116完成后，在有源区域AA间的硅基底100内形成一距硅基底100表面深度约为500～1000埃的第一沟槽118。在此，覆盖于浮置栅极FG上方的字线WL部份即作为控制栅极使用。此时的俯视情形请参照图3C，而图3C内的A～A’及B～B’切线的侧视结构则如图2E及2F内所显示。

请同时参照图2G、2H及3D，接着形成一如光阻材质的掩模图案120，覆盖于设置于相同隔离区102上的两邻近字线WL上。然后以掩模图案120为一蚀刻掩模，进行一蚀刻程序(未示出)以蚀刻两邻近掩模图案120间露出的硅基底100及先前形成于两有源区域AA间硅基底100内的第一沟槽118，使得在这些字线WL一侧的硅基底100内形成平行于字线WL的沟槽T。值得注意的，在此沟槽T由位于有源区域AA内深度介于800～1200埃的第二沟槽122与两有源区域AA间且经上述蚀刻程序加深至具有介于1300～2500埃深度的第一沟槽118’所连接而成的。

接着，进行一斜角度(介于7～30度)的临界电压离子注入程序124以及一0度角的漏极离子注入程序126，以分别调整沟槽T(即第一沟槽118’以及第二沟槽122)侧壁的临界电压且于沟槽T(即第一沟槽118’以及第二沟槽122)底部形成漏极(未示出)。此时的俯视情形请参照图3D，而图3D内的A～A’及B～B’切线的侧视结构则如图2G及2H内所显示。

请同时参照图2I、2J及3E，在去除掩模图案120后，利用一热退火程序(未示出)使得在沟槽T下方的基底100内形成漏极D。接着再利用一热氧化程序(未示出)使得在沟槽T表面形成一二氧化硅材质的第三介电层128且同时于浮置栅极FG内的第一导电层106的两侧边形成一氧化层130，其宽度约介于130～300埃，而第三介电层128的厚度则约介于120～200埃。接着采用现有的沉积-回蚀刻方法，在字线WL两侧分别形成一第三导电层132，其材质例如为多晶硅，其水平厚度约介于200～500埃。上述第三导电层132部份覆盖于沟槽T内的第三介电层128上并接触字线WL及构成浮置栅极FG的第一导电层106侧边上的氧化层130。接着又形成一如光阻材质的掩模图案134，其覆盖于沟槽T以及邻近沟槽T的两字线WL上。然后以掩模图案134为一蚀刻掩模，利用一干蚀刻程序(未示出)蚀刻去除设置于相同隔离区102上的两邻近字线WL间的第三导电层132，以留下位于沟槽T内且平行于字线方向延伸的由第三介电层128及第三导电层132所构成的选择栅极SG。接着再以掩模图案134为一离子注入掩模，施行一源极离子注入程序136使得在设置于相同隔离区102上的两邻近字线WL间的基底100内形成一源极S。此时的俯视情形请参照图3E，而图3E内的A～A’及B～B’切线的侧视结构则如图2I及2J所显示。

请同时参照图2K、2L及3F，于去除掩模图案134后，接着采用现有的沉积-回蚀刻方法，在这些字线WL两侧分别依次形成一第二间隔物138以及一第三间隔物140并覆盖于沟槽T内的第三导电层132上，其材质分别例如为二氧化硅及氮化硅。然后包覆性地沉积一层间介电层142填入沟槽T及覆盖于字线WL上。接着并经由一光刻蚀刻程序使得在适当位置形成多个沿第一方向(例如为垂直于字线WL的方向)延伸且由一如金属材质的导电材料所构成的位线BL及接触结构(在此以一金属层144表示)以接触沟槽T内的漏极D。至此，本发明的闪存单元已大体完成，此时的俯视情形请参照图3F，而图3F内的A～A’及B～B’切线的侧视结构则如图2K及2L所显示。

请参照图2K，其显示了本发明的具有位于基底内的选择栅极的闪存单元，其构造包括：

半导体基底(硅基底100)；浮置栅极(为字线所覆盖的第一介电层104及第一导电层106)，设置于半导体基底上；字线(由上盖层112、第二导电层110、第二介电层108及第一间隔物114所构成)分别地覆盖于各浮置栅极上；沟槽(现有技术中的沟槽T)，设置于邻近字线的一侧的半导体基底内；选择栅极(由第三导电层132及第三介电层128所构成)，垂直地设置于沟槽内并部份覆盖于浮置栅极上；源极S，设置于邻近浮置栅极另一侧的半导体基底内；以及漏极D，设置于选择栅极下方的半导体基底内。

与图1内的现有技术中具有分离栅极结构的闪存单元相比较，本发明的具有位于基底内的选择栅极的闪存单元具有以下特点：

1.本发明的闪存单元，将作为寻址电极使用的选择栅极垂直地设置于邻近于控制栅极的一沟槽内，具有缩小闪存单元的组件尺寸的功效，更可提升闪存单元于晶片上的集成度。

2.此外，本发明的闪存单元，采用具有选择栅极的分离栅极结构，亦具有防止快闪存储单元的过度擦除的功效，以提供具有较多次擦除及写入的次数的快闪存储单元。

虽然本发明已以优选实施例揭示如上，然其并非用以限定本发明，本领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的改动与改进，因此本发明的保护范围应以后附的权利要求书所界定的范围为准。

Claims (16)

1.一种具有位于基底内的选择栅极的闪存单元，包括：

一半导体基底；

一浮置栅极，设置于该半导体基底上；

一字线，沿一第一方向延伸并覆盖于该浮置栅极及邻近的半导体基底上；

一沟槽，设置于邻近该字线的一侧边的该半导体基底内；

一选择栅极，垂直地设置于该沟槽内并部分覆盖于该浮置栅极上；一源极，设置于邻近为该字线所覆盖的浮置栅极另一侧的该半导体基底内；以及

一漏极，设置于该选择栅极下方的半导体基底内。

2.如权利要求1所述的具有位于基底内的选择栅极的闪存单元，其中该浮置栅极由一第一介电层以及一第一多晶硅层依次堆栈于该半导体基底上所构成的。

3.如权利要求2所述的具有位于基底内的选择栅极的闪存单元，其中该第一多晶硅层两侧边上又分别设置有具有宽度介于130～200埃的氧化层，且该氧化层的一侧接触于该选择栅极。

4.如权利要求1所述的具有位于基底内的选择栅极的闪存单元，其中还包括一控制栅极，设置于覆盖该浮置栅极的字线内。

5.如权利要求1所述的具有位于基底内的选择栅极的闪存单元，其中该字线沿第一方向延伸且由一第二介电层、一第二导电层以及一上盖层所构成。

6.如权利要求5所述的具有位于基底内的选择栅极的闪存单元，其中在该上盖层的两侧分别设置有一第一间隔物，且覆盖于部分该第二介电层上。

7.如权利要求1所述的具有位于基底内的选择栅极的闪存单元，其中该选择栅极由一第三介电层及一第三导电层所构成，且该第三介电层形成于该沟槽的侧壁及部分底面上。

8.如权利要求1所述的具有位于基底内的选择栅极的闪存单元，其中该沟槽沿该第一方向延伸且具有介于800～1200埃的深度。

9.如权利要求7所述的具有位于基底内的选择栅极的闪存单元，其中该第三介电层具有一介于120～200埃的厚度。

10.如权利要求7所述的具有位于基底内的选择栅极的闪存单元，其中该第三导电层具有一介于200～500埃的厚度。

11.一种具有位于基底内的选择栅极的闪存单元的制造方法，包括：

提供一半导体基底；

依次沉积一第一介电层以及一第一导电层于该半导体基底上；

定义该第一导电层，以形成沿第一方向延伸的一有源区域；

依次沉积一第二介电层、一第二导电层以及一上盖层于该半导体基底上并覆盖该有源区域；

定义该上盖层及该第二导电层以形成沿正交于第一方向的第二方向延伸的一字线图案，并部份覆盖于该有源区域上；

形成一对第一间隔物，其分别位于该字线图案的两侧以构成一字线，并以该字线为蚀刻掩模，蚀刻未为该字线所覆盖的该第二介电层及该第一导电层，以形成位于该字线下方有源区域内的一浮置栅极；

蚀刻该字线一侧的半导体基底，使得在该字线一侧的半导体基底内形成一沟槽；

形成一漏极于该沟槽底部的半导体基底内；

依次形成一第三介电层及一第三导电层覆盖于该沟槽的侧壁及部份底面上，并部份覆盖于该浮置栅极上，以构成垂直地设置于该沟槽内的一选择栅极；以及

形成一源极于该字线另一侧的半导体基底内，并与该浮置栅极形成电性接触。

12.如权利要求11所述的具有位于基底内的选择栅极的闪存单元的制造方法，其中形成该第三介电层的方法为热氧化法。

13.如权利要求12所述的具有位于基底内的选择栅极的闪存单元的制造方法，其中在形成该第三介电层时，并同时分别于构成该浮置栅极的第二导电层两侧边形成一氧化层。

14.如权利要求13所述的具有位于基底内的选择栅极的闪存单元的制造方法，其中该氧化层具有介于130～200埃的宽度。

15.如权利要求11所述的具有位于基底内的选择栅极的闪存单元的制造方法，其中该沟槽深度介于800～1200埃。

16.如权利要求11所述的具有位于基底内的选择栅极的闪存单元的制造方法，其中该第三介电层形成于该沟槽的侧壁及部分底面上。

Images