CN1259721C - 存储器件的结构及其制造方法 - Google Patents
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Abstract
一种存储器件的结构及其制造方法，此结构包括一衬底；一栅氧化层，配置在衬底的表面上；一栅极，配置在部分栅氧化层上；一埋入式漏极线，配置在栅极两侧的衬底中；一间隙壁，配置在栅极的两侧壁；一深掺杂区，配置在部分埋入式漏极线底下的衬底中，其中埋入式漏极线与深掺杂区共同作为存储器件的一位线；一绝缘层，配置在位线的上方；以及一字线，以垂直于位元线的方向配置在栅极与绝缘层上。
Description
技术领域
本发明是有关于一种存储器件的结构及其制造方法，且特别是有关于一种利用双重离子注入(Double Implant)以改善器件可靠度的存储器结构及其制造方法。
背景技术
存储器，顾名思义便是用以储存资料或数据的半导体器件。在数字资料的储存上，我们通常习惯以位(Bit)来形成存储器的容量。存储器内每个用以储存数据的单元则称为存储单元(Cell)。而存储单元在数以万计的存储位中，所在的特定位置则称为地址(Address)。换言之，存储单元在存储器内，得以数组的方式排列，每一个行与列的组合代表一个特定的存储单元地址。其中，列于同行或是同列的数个存储单元以共同的导线加以串接。
图1所示，其绘示为公知一种存储器件的结构剖面示意图。
请参照图1，公知存储器件的制造方法首先在衬底100上形成一栅氧化层102。之后，在衬底100中形成一埋入式漏极线104，其做为存储器件的一位线。接着，于埋入式漏极线104上形成一场氧化绝缘层106，用以隔离埋入式漏极线104与后续所形成的字线。最后，以垂直于埋入式漏极线104的方向，在栅氧化层102与场氧化绝缘层106上形成一字线108。
当存储器件随着集成电路集成度的提高而逐渐缩小之后，存储器件中的埋入式漏极线的宽度必须随之缩小。然而，埋入式漏极线的宽度变窄会造成其阻值的上升，使得存储单元的电流变小而导致过高的位线负载(Bit Line Loading)。倘若利用增加整个埋入式漏极线的接面深度(Junction Depth)，以解决埋入式漏极线阻值提高的问题，不但会衍生短沟道效应(Short Channel Effect)，还会产生接面漏电(JunctionLeakage)等问题。倘若是利用高浓度的掺杂来制作浅接面的位线，以避免因接面过深而引起的短沟道效应以及击穿漏电等问题，则又会因固态溶解度的限制，而无法克服位线负载过高的问题。再者，于公知存储器件中，约每32条位线或每64条位线就必须有一位线接触窗，用以操控存储器件。然而，位线接触窗的形成会限制了器件的集成度。因此，如何降低位线接触窗的数目以提高器件集成度也是非常重要的。
发明内容
本发明的目的就是在提供一种存储器件的结构及其制造方法，以降低位线的电阻值。
本发明的另一目的是提供一种存储器件的结构及其制造方法，此结构与方法可使埋入式漏极线的接面作浅而不会产生短沟道效应及接面漏电等问题。
本发明的再一目的就是在提供一种存储器件的结构及其制造方法，以降低器件中位线接触窗的数目，借此以提高器件的集成度。
本发明提出一种存储器件的结构，此结构包括一衬底、一栅氧化层、一栅极、一埋入式漏极线、一间隙壁、一深掺杂区、一绝缘层以及一字线。其中，栅氧化层配置在衬底的表面上。栅极配置在部分栅氧化层上。埋入式漏极线配置在栅极两侧的衬底中。而间隙壁配置在栅极的两侧壁。另外，深掺杂区配置在部分埋入式漏极线底下的衬底中，其中埋入式漏极线与深掺杂区共同作为存储器件的一位线。而绝缘层配置在位线的上方的衬底上。字线则是以垂直于位线的方向配置在栅极与绝缘层上，用以将相同一列的栅极串接起来。
本发明提出一种存储器件的制造方法，此方法首先在一衬底上形成一栅氧化层。接着，在栅氧化层上形成一长条状导电结构，其中长条状导电结构的顶部更形成有一顶盖层。之后，以顶盖层与长条状导电结构为一注入掩模进行一离子注入步骤，以在长条状导电结构两侧的衬底中形成一埋入式漏极线。继之，在长条状导电结构与顶盖层的侧壁形成一间隙壁。并且以间隙壁与顶盖层为一注入掩模进行一离子注入步骤，以在间隙壁两侧的衬底中形成一深掺杂区，其中所形成的深掺杂区位于部分埋入式漏极线底下的衬底中。在本发明中，此埋入式漏极线与此深掺杂区共同作为存储器件的一位线。接着，在衬底的上方全面性的形成一绝缘层，覆盖住顶盖层，其中绝缘层与顶盖层之间具有一蚀刻选择比，且绝缘层与间隙壁之间也具有一蚀刻选择比。之后以一回蚀刻法或一化学机械研磨法移除部分绝缘层直到顶盖层暴露出来，以使绝缘层仅覆盖在位线的上方。继之，移除顶盖层，暴露出长条状导电结构。之后在衬底上全面性的形成一导电层，覆盖住长条状导电结构。接着图案化导电层与长条状导电结构，以形成一字线与复数个栅极，其中字线将相同一列的栅极串接起来。
本发明的存储器件的结构及其制造方法，由于其位线由埋入式漏极线与深掺杂区所构成，因此可降低存储器件的位线的电阻值。
本发明的存储器件的结构及其制造方法，由于其位线的电阻值可有效的降低，因此器件中的埋入式漏极线可以作浅，以避免短沟道效应与接面漏电的问题，进而提升器件的可靠度。
本发明的存储器件的结构及其制造方法，由于位线的电阻值可有效的降低，因此可降低位线中的电压降，如此便可减少器件中位线接触窗的数目，进而提高器件的集成度。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明。
附图说明
图1为公知一种存储器件的结构剖面示意图；
图2A至图2G是依照本发明一较佳实施例的存储器件的制造流程剖面示意图。
标示说明：
100、200：衬底 102、202：栅氧化层
104、210：埋入式漏极线 106、218：绝缘层
108、220.字线 204.导电层
204a：长条状导电结构 204b：栅极
206：材料层 206a：顶盖层
208、214：离子注入步骤 212：间隙壁
216：深掺杂区 217：位线
具体实施方式
图2A至图2G，其绘示为依照本发明一较佳实施例的存储器件的制造流程剖面示意图。
请参照图2A，首先在一衬底200上形成一栅氧化层202。其中，形成栅氧化层202的方法例如是一热氧化法。接着，在栅氧化层202上形成一导电层204，并且在导电层204上形成一材料层206。在本实施例中，导电层204的材料例如是多晶硅，材料层206的材料例如是氮化硅。
之后，请参照图2B，图案化材料层206与导电层204，以形成一长条状导电结构204a与位于长条状导电结构204a顶部的顶盖层206a。之后，以顶盖层206a与长条状导电结构204a为一注入掩模进行一离子注入步骤208，以在长条状导电结构204a两侧的衬底200中形成一埋入式漏极线210。
在本发明中，由于埋入式漏极线210在栅氧化层202与长条状导电结构204a形成之后才形成的，因此对于埋入式漏极线210而言，可以降低其因形成栅氧化层202与长条状导电结构204a时的高温而导致的扩散现象。
然后，请参照图2C，在长条状导电结构204a与顶盖层206a的侧壁形成一间隙壁212。其中，间隙壁212与顶盖层206a之间具有一蚀刻选择比。在本实施例中，间隙壁212的材料例如是氧化硅。另外，形成间隙壁212的方法例如是先在衬底200上方形成共形氧化硅层(未绘示)，之后再回蚀刻此共形氧化硅层以形成间隙壁212。
然后，请参照图2D，以间隙壁212与顶盖层206a为一注入掩模进行另一离子注入步骤214，以在间隙壁212两侧的衬底200中形成一深掺杂区216。其中，所形成的深掺杂区216位于部分埋入式漏极线210底下的衬底200中，且其与埋入式漏极线210共同做为存储器件的一位线217。
由于本发明的存储器件的位线217由埋入式漏极线210与形成在部分埋入式漏极线210底下的深掺杂区216所构成。因此，本发明的方法可降低存储器件的位线217的电阻值，以因应器件缩小后会有阻值升高的问题。而且，由于本发明的方法可降低位线217的电阻值，因此其埋入式漏极线210的接面可以作浅，以避免短沟道效应与接面漏电等问题，借此以提高器件的可靠度。
继之，请参照图2E，在位线217的上方形成一绝缘层218。其中，绝缘层218与顶盖层206a之间具有一蚀刻选择比。在本实施例中，绝缘层218的材料例如是氧化硅。而形成绝缘层218的方法例如是先利用一化学气相沉积法于衬底200上方全面性的沉积一层绝缘材料层(未绘示)，覆盖顶盖层206a。之后，以一回蚀刻法或者是一化学机械研磨法移除部分绝缘材料层，直到顶盖层206a暴露出来。
之后，请参照图2F，将顶盖层206a移除，暴露出长条状导电结构204a。由于顶盖层206a与间隙壁212之间具有一蚀刻选择比，且顶盖层206a与绝缘层218之间也具有一蚀刻选择比。因此，在移除顶盖层206a的蚀刻过程中，间隙壁212与绝缘层218并不会被移除，而会被保留下来。
继之，请参照图2G，在衬底200上方形成一导电层(未绘示)，覆盖长条状导电结构204a与绝缘层218。其中导电层的材料例如是多晶硅。之后，以垂直于位线217的方向图案化导电层与长条状导电结构204a，以形成一字线220以及复数个栅极204b。其中，字线220将相同一列的栅极204b串接起来。
本发明的存储器件包括一衬底200、一栅氧化层202、一栅极204b、一埋入式漏极线210、一间隙壁212、一深掺杂区216、一绝缘层218以及一字线220。
其中，栅氧化层202配置在衬底200的表面上。栅极204b配置在部分栅氧化层202上。埋入式漏极线210配置在栅极204b两侧的衬底200中。而间隙壁212配置在栅极204b的两侧壁。另外，深掺杂区216配置在部分埋入式漏极线210底下的衬底200中。换言之，本发明的深掺杂区216配置在间隙壁212两侧的衬底200中，且其位于部分埋入式漏极线210底下的衬底200中。而埋入式漏极线210与深掺杂区216共同作为存储器件的一位线217。而绝缘层218配置在位线217的上方的衬底200上，意即绝缘层218仅配置在位线217的上方的衬底200上，而并未覆盖在栅极204b上方。字线220则是以垂直于位线217的方向配置在栅极204b与绝缘层218上，用以将相同一列的栅极204b串接起来。
由于本发明的存储器件的位线217由埋入式漏极线210与深掺杂区216所构成，因此可降低位线217的电阻值，以因应器件尺寸缩小后会有阻值升高的问题。而且，本发明可以使埋入式漏极线210的接面作浅，以避免短沟道效应与接面漏电等问题，借此以提高器件的可靠度。另外，由于本发明的存储器件的位线217电阻值可有效的降低，因此可降低位线217中的电压降，如此可减少器件中位线接触窗的数目，进而提高器件的集成度。
综合以上所述，本发明具有下列优点：
1、本发明的存储器件的结构及其制造方法，可降低存储器件的位线的电阻值。
2、本发明的存储器件的结构及其制造方法，其埋入式漏极线可以作浅，以避免短沟道效应与接面漏电的问题，进而提升器件的可靠度。
3、本发明的存储器件的结构及其制造方法可减少器件中位线接触窗的数目，进而提高器件的集成度。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作些许之更动与润饰，因此本发明的保护范围当视权利要求书所界定为准。
Claims (17)
1、一种存储器件的结构，其特征在于：包括：
一衬底；
一栅氧化层，配置在该衬底的表面上；
一栅极，配置在部分该栅氧化层上；
一埋入式漏极线，配置在该栅极两侧的该衬底中；
一间隙壁，配置在该栅极的两侧壁；
一深掺杂区，配置在部分该埋入式漏极线底下的该衬底中，其中该埋入式漏极线与该深掺杂区共同作为该存储器件的一位线；
一绝缘层，配置在该位线的上方；
一字线，以垂直于该位线的方向配置在该栅极与该绝缘层上。
2、如权利要求1所述的存储器件的结构，其特征在于：其中该绝缘层的材料包括氧化硅。
3、如权利要求1所述的存储器件的结构，其特征在于：其中该间隙壁的材料包括氧化硅。
4、如权利要求1所述的存储器件的结构，其特征在于：其中该字线的材料包括多晶硅。
5、如权利要求1所述的存储器件的结构，其特征在于：其中该深掺杂区配置在该间隙壁两侧的该衬底中。
6、一种存储器件的制造方法，其特征在于：包括：
在一衬底上形成一栅氧化层；
在该栅氧化层上形成一长条状导电结构，其中该长条状导电结构的顶部形成有一顶盖层；
在该长条状导电结构两侧的该衬底中形成一埋入式漏极线；
在该长条状导电结构与该顶盖层的侧壁形成一间隙壁；
在该间隙壁两侧的该衬底中形成一深掺杂区，其中该埋入式漏极线与该深掺杂区系共同作为该存储器件的一位线；
在该位线上方形成一绝缘层；
移除该顶盖层；
在该衬底上形成一导电层；
以垂直于该位线的方向图案化该导电层与该长条状导电结构，以形成一字线与复数个栅极。
7、如权利要求6所述的存储器件的制造方法，其特征在于：其中该顶盖层与该间隙壁之间具有一蚀刻选择比。
8、如权利要求6所述的存储器件的制造方法，其特征在于：其中该顶盖层与该绝缘层之间具有一蚀刻选择比。
9、如权利要求6所述的存储器件的制造方法，其特征在于：其中该顶盖层的材料包括氮化硅。
10、如权利要求6所述的存储器件的制造方法，其特征在于：其中该间隙壁的材料包括氧化硅。
11、如权利要求6所述的存储器件的制造方法，其特征在于：其中绝缘层的材料包括氧化硅。
12、如权利要求6所述的存储器件的制造方法，其特征在于：其中形成该埋入式漏极线的方法包括以该顶盖层与该长条状导电结构为一注入掩模进行一离子注入步骤。
13、如权利要求6所述的存储器件的制造方法，其特征在于：其中形成该深掺杂区的方法包括以该顶盖层与该间隙壁为一注入掩模进行一离子注入步骤。
14、如权利要求6所述的存储器件的制造方法，其特征在于：其中在该位线上方形成该绝缘层的方法包括：
在该衬底的上方全面性的形成一绝缘材料层，覆盖该顶盖层；
移除部分该绝缘材料层，直到顶盖层暴露出来。
15、如权利要求14所述的存储器件的制造方法，其特征在于：其中移除部分该绝缘材料层的方法包括一回蚀刻法或一化学机械研磨法。
16、如权利要求6所述的存储器件的制造方法，其特征在于：其中形成该长条状导电结构与该顶盖层的方法包括：
在该栅氧化层上依序形成一导电层与一材料层；
图案化该材料层与该导电层，以形成该长条状导电结构与该顶盖层。
17、如权利要求6所述的存储器件的制造方法，其特征在于：其中形成该间隙壁的方法包括：
在该衬底上方形成一共形氧化硅层；
回蚀刻该共形氧化硅层，以形成该间隙壁。
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| CF01 | Termination of patent right due to non-payment of annual fee | ||
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Granted publication date: 20060614 Termination date: 20190822 |