KR100672140B1 - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 스페이서를 산화막으로 형성하여 셀에 가해지는 스트레스를 줄이고, 셀과 셀 사이의 유전율을 낮추어 소자 동작 시 인접한 셀의 문턱 전압이 변화는 문턱 전압 장애(Vt disturbance)를 개선하는 반도체 소자의 제조 방법이 개시된다.

스페이서, 산화막, 모노 사일렌

Description

반도체 소자의 제조 방법{Method for fabricating semiconductor device}

도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법을 나타내는 소자의 단면도이다.

<도면의 주요부분에 대한 설명>

100 : 반도체 기판 101 : LDD 영역

102 : 버퍼 질화막 103 : 산화막

104 : 스페이서 105 : 소스/드레인 영역

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트 스페이서 형성시 셀에 가해지는 스트레스를 최소화 하고, 셀과 셀 사이의 유전율을 낮추어 문턱 전압 장애를 감소시키는 반도체 소자의 제조 방법에 관한 것이다.

일반적으로 반도체 소자는 드레인 영역의 에지에서 전기장이 강하게 형성될 경우 핫 캐리어(hot carrier)가 증가되어 소자의 특성을 열화시키기 때문에 이를 방지하기 위해 게이트 전극 측벽에 절연 물질로 된 게이트 스페이서(gate spacer)를 형성한다. 이때, 게이트 스페이서는 소스/드레인 영역을 형성하기 위한 고농도 이온 주입 공정시 이온 주입 마스크로 사용되며, 70nm급 소자에서 소자의 고집적화를 위해 고농도 이온 주입 공정 후 제거된다.

종래 기술에 의한 반도체 소자의 제조 공정을 설명하면 다음과 같다.

먼저 반도체 기판 상에 게이트를 형성하고, 저농도의 이온 주입 공정을 실시하여 반도체 기판 내에 LDD영역을 형성한다. 이어, 반도체 전체 구조 상에 게이트 스페이서용 물질을 증착하는데, 이때 게이트 스페이서 물질로 질화막을 사용하게 된다. 이 후, 건식 식각 방식으로 질화막을 이방성 식각하여 게이트 측벽에 게이트 스페이서를 형성한다. 이렇게 게이트 스페이서를 질화막으로 형성하면 질화막에 의한 스트레스에 의해 셀 특성이 나빠지며, 셀과 셀 사이에 유전율이 높아져 소자 동작시 문턱 전압 장애가 발생하여 소자의 특성이 떨어지게 된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 게이트 스페이서를 산화막으로 형성하여 게이트가 받는 스트레스를 최소화 하고, 유전율이 낮은 산화막 스페이서로 문턱 전압 장애가 최소화되도록 하는데 있다.

본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 소정의 패턴으로 게이트를 형성하는 단계와, 상기 게이트를 포함한 반도체 기판 전면에 버퍼 질화막을 형성하는 단계와, 상기 버퍼 질화막 상에 산화막을 형성하는 단계와, 식각 공정을 진행하여 상기 산화막을 상기 게이트 측벽에만 잔류시켜 게이트 스페이서를 형성하는 단계와, 이온 주입 공정을 실시하여 상기 반도체 기판의 소정 영역에 소스/드레인을 형성하는 단계, 및 HF용액을 사용하는 습식 식각 공정으로 상기 게이트 스페이서를 제거하고, 상기 버퍼 질화막을 제거하는 단계를 포함한다.

본 발명에 다른 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 소정의 패턴으로 다수의 워드 라인들과 셀렉트 라인들을 형성하는 단계와, 상기 워드 라인과 상기 셀렉트 라인을 포함한 반도체 기한 전면에 버퍼 질화막을 형성하는 단계와, 식각 공정을 진행하여 산화막을 상기 셀렉트 라인 측벽에만 잔류시켜 스페이서를 형성하는 단계와, 이온 주입 공정을 실시하여 상기 반도체 기판의 소정 영역에 소스/드레인을 형성하는 단계, 및 HF용액을 사용하는 습식 식각 공정으로 상기 스페이서를 제거하고, 상기 버퍼 질화막을 제거하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.

도 1a를 참조하면, 반도체 기판(100) 상에 소정 패턴의 셀렉트 라인(DSL 및 SSL)과 워드 라인(Cell)을 형성한다. 그 후, 저농도의 이온 주입 공정을 실시하여 LDD 영역(101)을 형성한다. LDD 영역(101)은 셀렉트 라인(DSL 및 SSL)에 인접한 반도체 기판(100) 내의 소정 영역에 형성된다.

도 1b를 참조하면, 셀렉트 라인(DSL 및 SSL)과 워드 라인(Cell)을 포함한 반도체 기판(100) 전면에 버퍼 질화막(102)을 형성한다. 버퍼 질화막(102)은 셀렉트 라인(DSL 및 SSL)과 워드 라인(Cell)의 이상 산화를 방지하기 위하여 형성한다. 버퍼 질화막(102)은 화학적 기상 증착(chemical vapor deposition; 이하 CVD라 칭함) 공정을 이용하여 증착한다. 이때 공정 조건을 보면, CVD 공정은 700~800℃의 온도에서 0.3~0.4mTorr의 압력에서 실시하는 것이 바람직하다. 그 후, 버퍼 질화막(102) 상에 산화막(103)을 형성한다. 산화막(103)은 CVD 공정을 이용하여 800~900℃의 온도에서 형성하는 것이 바람직하다.

도 1c를 참조하면, 셀렉트 라인(DSL 및 SSL) 측벽에 산화막(103)이 잔류하도록 산화막(103)를 식각하여 스페이서(104)를 형성한다. 이때 스페이서(104)를 500~800Å의 두께로 형성하는 것이 바람직하다.

도 1d를 참조하면, 고농도의 불순물을 이온 주입하여 소스/드레인 영역(105)을 형성한다. 이때 NMOS 소자의 경우 20~40KeV의 에너지로 As를 4.0~6.0E15atoms/cm²의 도즈(dose)량을 이온 주입한다. 또한 PMOS 소자의 경우 30~50 KeV의 에너지로 BF₂를 2.0~4.0E15atoms/cm²의 도즈(dose)량을 이온 주입한다.

이 후, 도면으로 제시되진 않았지만 스페이서(104)를 식각 공정을 이용하여 제거한다. 이 때, 스페이서(104)는 DI 워터(Deionized Water)에 희석된 HF를 사용하여 습식 식각하여 제거 한다. 이때 DI 워터와 HF는 50:1~ 100:1의 비율로 희석하는 것이 바람직하다. 또한, HF 대신 BOE를 DI 워터에 희석하여 사용하여도 된다. 이때 DI 워터와 BOE는 20:1~ 300:1의 비율로 희석하는 것이 바람직하다. 그 후, 버퍼 질화막(102)을 제거한다. 버퍼 질화막(102)은 인산(H₃PO₄)을 이용하여 습식 식각 공정으로 제거한다.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 본 발명에 따르면, 게이트 스페이서를 산화막으로 형성하여, 게이트 스페이서 제거시 클리닝 타임이 짧아 공정 시간을 줄일 수 있다. 또한 셀과 셀 사이에 산화막이 채워지므로 셀 스트레스가 최소화되고 문턱 전압 장애를 줄일 수 있다.

Claims (16)

1. 반도체 기판 상에 소정의 패턴으로 게이트를 형성하는 단계;

   상기 게이트를 포함한 상기 반도체 기판 전면에 버퍼 질화막을 형성하는 단계;

   식각 공정을 진행하여 산화막을 상기 게이트 측벽에만 잔류시켜 게이트 스페이서를 형성하는 단계;

   이온 주입 공정을 실시하여 상기 반도체 기판의 소정 영역에 소스/드레인을 형성하는 단계; 및

   HF용액을 사용하는 습식 식각 공정으로 상기 게이트 스페이서를 제거하고, 상기 버퍼 질화막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
2. 반도체 기판 상에 소정의 패턴으로 다수의 워드 라인들과 셀렉트 라인들을 형성하는 단계;

   상기 워드 라인과 상기 셀렉트 라인을 포함한 반도체 기판 전면에 버퍼 질화막을 형성하는 단계;

   식각 공정을 진행하여 산화막을 상기 셀렉트 라인 측벽에만 잔류시켜 스페이서를 형성하는 단계;

   이온 주입 공정을 실시하여 상기 반도체 기판의 소정 영역에 소스/드레인을 형성하는 단계; 및

   HF용액을 사용하는 습식 식각 공정으로 상기 스페이서를 제거하고, 상기 버퍼 질화막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
3. 제 1 항에 있어서,

   상기 게이트를 형성한 후 상기 버퍼 질화막을 형성하기 전에, 상기 게이트와 인접한 상기 반도체 기판 소정 영역에 저농도의 불순물을 주입하는 단계를 더 포함하여 상기 소스/드레인을 LDD 구조로 형성하는 반도제 소자의 제조 방법.
4. 제 1 항 또는 제 2 항에 있어서,

   상기 버퍼 질화막은 화학적 기상 증착 방법을 이용하여 형성하는 반도체 소자의 제조 방법.
5. 제 4 항에 있어서,

   상기 화학적 기상 증착 방법은 700~800℃ 온도와 0.3~0.4mTorr의 압력에서 실시하는 반도체 소자의 제조 방법.
6. 제 1 항 또는 제 2 항에 있어서,

   상기 산화막은 화학적 기상 증착 방법을 이용하여 형성하는 반도체 소자의 제조 방법.
7. 제 6 항에 있어서,

   상기 화학적 증착 방법은 800~900℃ 온도에서 진행하는 반도체 소자의 제조 방법.
8. 삭제
9. 제 1 항에 있어서,

   상기 게이트 스페이서의 두께를 500~800Å으로 형성하는 반도체 소자의 제조 방법.
10. 제 1 항 또는 제 2 항에 있어서,

    상기 이온 주입 공정을 실시하는 단계는 N⁺ 이온 주입의 경우 20~40KeV의 에너지로 As를 주입하여 4.0~6.0E15atoms/cm²의 도즈량이 되도록 공정을 진행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
11. 제 1 항 또는 제 2 항에 있어서,

    상기 이온 주입 공정을 실시하는 단계는 P⁺ 이온 주입의 경우 30~50KeV의 에너지로 BF₂를 주입하여 2.0~4.0E15atoms/cm²의 도즈량이 되도록 공정을 진행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
12. 삭제
13. 제 1 항에 있어서,

    상기 HF용액은 H₂O와 HF를 50:1 내지 100:1의 비율로 희석하여 사용하는 반도체 소자의 제조 방법.
14. 제 1 항 또는 제 2 항에 있어서,

    상기 습식 공정으로 상기 HF용액 대신 BOE 용액을 사용하여 실시하는 반도체 소자의 제조 방법.
15. 제 14 항에 있어서,

    상기 BOE용액은 H₂O와 BOE를 20:1 내지 300:1의 비율로 희석하여 사용하는 반도체 소자의 제조 방법.
16. 제 1 항 또는 제 2 항에 있어서,

    상기 버퍼 질화막을 제거하는 단계는 인산을 이용하여 습식 식각 공정으로 상기 버퍼 질화막을 제거하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.

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