KR20080002603A - 반도체 소자의 워드라인 형성방법 - Google Patents

반도체 소자의 워드라인 형성방법 Download PDF

Info

Publication number
KR20080002603A
KR20080002603A KR1020060061505A KR20060061505A KR20080002603A KR 20080002603 A KR20080002603 A KR 20080002603A KR 1020060061505 A KR1020060061505 A KR 1020060061505A KR 20060061505 A KR20060061505 A KR 20060061505A KR 20080002603 A KR20080002603 A KR 20080002603A
Authority
KR
South Korea
Prior art keywords
forming
bit line
oxide film
line contact
semiconductor substrate
Prior art date
Application number
KR1020060061505A
Other languages
English (en)
Inventor
윤효근
문옥민
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060061505A priority Critical patent/KR20080002603A/ko
Publication of KR20080002603A publication Critical patent/KR20080002603A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

비트라인 컨택 영역과 스토리지 컨택 영역에 스페이서용 질화막이 고르게 증착되게 하여 후속 열공정에서의 핀홀 또는 크랙의 발생을 방지하고 반도체기판의 손상을 방지할 수 있는 반도체 소자의 워드라인 형성방법을 제공된다. 그 방법은, 반도체기판 상에 게이트절연막을 개재하여 게이트전극을 형성하는 단계와, 비트라인 컨택이 형성될 영역을 노출시키는 마스크층을 형성하는 단계와, 노출된 비트라인 컨택 영역에 불순물이온을 주입하는 단계, 및 비트라인 컨택이 형성될 영역의 반도체기판에 산화막을 형성하는 단계로 이루어진다.
워드라인, 질화막 스페이서, 크랙, 습식세정

Description

반도체 소자의 워드라인 형성방법{Method for forming word line of semiconductor device}
도 1 및 도 2는 종래의 반도체 소자의 워드라인 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 3은 반도체기판에 손상(attack)이 발생된 것을 보여주는 전자현미경(TEM) 사진이다.
도 4 내지도 6은 본 발명에 의한 반도체 소자의 워드라인 형성방법을 설명하기 위하여 도시된 단면도들이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 미세 반도체 소자의 워드라인 형성방법에 관한 것이다.
일반적으로 워드라인을 형성하기 위하여 게이트 패터닝후 산화막으로 버퍼층을 형성한 다음 질화막과 산화막을 이용하여 스페이서(spacer)를 형성하는 구조를 채택하고 있다. 그러나, 반도체소자가 100nm 이하로 미세화됨에 따라 스페이스 마진(space margin)이 부족하게 되어 버퍼 산화막을 생략하고 있는 실정이다. 질화막 스페이서를 사용하는 이유는, 반도체 소자의 미세화로 인해 워드라인간 스페이스가 좁아짐으로써 워드라인 스페이서용 박막을 보다 얇게 증착하면서도 우수한 단차도포성(step coverage)을 가지며 또한 얇은 박막에서도 금속전극간 우수한 절연특성이 요구되기 때문이다. 상기 질화막은 트랜지스터를 형성하기 위한 이온주입 공정에서 이온주입 방지막으로 사용되어 접합 및 트랜지스터의 특성개선을 도모하며, 후속 식각공정에서는 식각 방지막으로서의 역할을 하여 게이트와 비트라인간 자기정렬(Self Align Contact) 불량과, 워드라인과 캐패시터의 자기정렬 불량을 방지하여 최종적으로는 소자의 특성을 개선하여 반도체 소자의 제조수율 및 안정성을 증대시키는 중요한 역할을 한다.
도 1 및 도 2는 워드라인을 형성하는 종래의 방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 소자분리막(12) 및 게이트절연막(14)이 형성된 반도체기판(10) 위에 폴리실리콘막(16)과 텅스텐(W) 또는 텅스텐 실리사이드(WSi)막과 같은 금속막(18)으로 이루어진 게이트용 도전층을 형성한 다음 질화막으로 이루어진 하드마스크 패턴(20)을 형성하고, 이를 마스크로 이용하여 상기 금속막(18)과 폴리실리콘막(16)을 식각하여 게이트라인을 형성한다. 다음에, 상기 금속막과 폴리실리콘막에 대한 식각공정에서의 손상을 회복하기 위하여 선택적 산화와 같은 공정을 실시하면, 스토리지 컨택과 비트라인 컨택 영역의 반도체기판 위에는 약 40Å ∼ 60Å 정도의 산화막(22)이 형성된다.
다음에, 셀 트랜지스터의 비트라인 컨택 영역의 접합 전계(junction electric field)의 완화를 위하여, 스토리지 컨택 영역은 포토레지스트막(24)으로 마스킹한 다음 노출된 비트라인 컨택 영역에 소정의 불순물이온을 주입한다. 이 이온주입 공정은 비트라인 컨택 영역에만 이루어지기 때문에 이 영역의 산화막(22b)은 결합력이 약화되어 다른 영역에 비해 구조적으로 매우 취약한 상태가 된다.
도 2를 참조하면, 상기 포토레지스트막을 제거하고 반도체기판에 대한 세정을 실시하는데, 통상 다음과 같이 진행된다. 먼저, 과산화황산혼합물(SPM) 용액을 이용하여 10분 정도 처리한 다음, 완충산화막식각액(BOE)으로 2초간 처리하고, 과산화암모늄혼합물(SC-1) 용액을 이용하여 10분 정도 처리한다. 이 때, 스토리지 컨택 영역에는 30Å ∼ 50Å의 산화막(22a)이 존재하는 반면에, 비트라인 컨택 영역의 산화막은 이온주입 공정에 의해 매우 취약한 구조를 가지고 있기 때문에 산화막 식각액을 포함하는 세정액에 의해 도시된 바와 같이 대부분 제거된다. 또한, 비트라인 컨택 영역의 반도체기판은 식각용액의 침투에 의해 표면의 거칠기(roughness)가 증가하게 된다.
다음에, 결과물 상에 스페이서용 질화막(26)을 80Å ∼ 200Å의 두께로 증착한다. 스토리지 컨택 영역에서는 일정 두께의 산화막(22a) 위에서 질화막(26)의 증착이 이루어졌지만 비트라인 컨택 영역은 산화막의 소실로 인해 반도체기판 위에 직접 질화막(26)이 증착된다. 따라서, 산화막과 반도체기판 표면에서의 증착속도가 다른 질화막의 증착 특성상 비트라인 컨택 영역에서 질화막이 15Å ∼ 30Å 정도 더 두껍게 형성된다. 이러한 반도체기판 상에서의 질화막의 이상성장으로 인해 후속되는 열공정에서 질화막의 스트레스를 유발하고 이로 인해 질화막과 반도체기판 에 핀-홀(pin-hole) 또는 크랙(crack)이 유발되게 된다.
반도체기판에 발생된 핀-홀 또는 크랙을 통해 셀 영역의 산화막을 선택적으로 제거하는 습식세정 공정에서 세정액이 반도체기판으로 유입된다. 유입된 세정액은 채널형성을 위해 주입된 불순물(heavy dopant)에 의해 만들어진 경로를 따라 반도체기판의 무려 1㎛깊이까지 침투하여 결국 1㎛ 이상의 거대한 보이드(void)를 형성하게 된다.
도 3은 반도체기판에 세정액이 침투하여 거대한 보이드가 형성된 것을 보여 주는 전자현미경(TEM) 사진이다. 반도체기판에 발생된 보이드는 후속 비트라인 컨택 형성을 위한 폴리실리콘 증착시 노출되어 폴리실리콘이 채워지게 됨으로써 결국 워드라인과 접합, 웰, 비트라인 사이의 단락을 유발하는 치명적인 문제점을 야기한다.
본 발명이 이루고자 하는 기술적 과제는 비트라인 컨택 영역과 스토리지 컨택 영역에 스페이서용 질화막이 고르게 증착되게 하여 후속 열공정에서의 핀홀 또는 크랙의 발생을 방지하고 결과적으로 반도체기판의 손상을 방지할 수 있는 반도체 소자의 워드라인 형성방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 의한 반도체 소자의 워드라인 형성방법은, 반도체기판 상에 게이트절연막을 개재하여 게이트전극을 형성하는 단계와, 비트라인 컨택이 형성될 영역을 노출시키는 마스크층을 형성하는 단계와, 노 출된 상기 비트라인 컨택 영역에 불순물이온을 주입하는 단계, 및 상기 비트라인 컨택이 형성될 영역의 반도체기판에 산화막을 형성하는 단계를 포함한다.
본 발명에 있어서, 상기 비트라인 컨택이 형성될 영역에 산화막을 형성하는 단계는, 탈이온수(DI water)와 오존(O3)을 이용한 습식세정 공정으로 이루어진다. 이 습식세정 공정은 75℃ ∼ 100℃의 온도에서 오존(O3)의 용존 농도를 3∼15ppm 정도로 하여, 5분∼30분의 범위에서 진행하는 것이 바람직하다.
그리고, 상기 산화막은 10Å ∼ 25Å 정도의 두께로 형성하는데, 산소(O2) 플라즈마를 이용하여 형성할 수 있다. 그리고, 산화막을 형성하는 단계 후에, 게이트전극의 측면에 스페이서를 형성하는 단계를 더 포함할 수도 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 4 내지도 6은 본 발명에 의한 반도체 소자의 워드라인 형성방법을 설명하기 위하여 도시된 단면도들이다.
도 4를 참조하면, 쉘로우 트렌치 소자분리(STI)와 같은 잘 알려진 통상의 소자분리 기술을 이용하여 반도체기판(40)에 소자가 형성될 활성영역을 한정하는 소자분리막(42)을 형성한다. 이온주입 및 활성화 공정을 실시하여 소정 도전형의 웰(도시되지 않음)을 형성한다. 다음에, 상기 반도체기판(40) 위에 산화막을 성장시 켜 게이트절연막(44)을 형성한다. 게이트절연막이 형성된 상기 반도체기판 위에 폴리실리콘막(46)을 증착하고, 텅스텐(W) 또는 텅스텐 실리사이드(WSi)와 같은 물질을 증착하여 금속막(48)을 형성한다. 상기 금속막(48) 위에 예를 들어 질화막을 증착한 다음 게이트용 마스크를 이용하여 이를 식각함으로써 하드마스크층(50)을 형성한다. 다음에, 상기 하드마스크층(50)을 식각 마스크로 사용하여 상기 금속막(48)과 폴리실리콘막(46) 및 게이트절연막(44)을 차례로 이방성식각한다.
다음에, 상기 금속막과 폴리실리콘막에 대한 식각공정에서의 손상을 회복하기 위하여 선택적 산화와 같은 공정을 실시하여 스토리지 컨택과 비트라인 컨택 영역의 반도체기판 위에 약 40Å ∼ 60Å 정도의 산화막(52)을 형성한다.
도 5를 참조하면, 셀 트랜지스터의 비트라인 컨택 영역의 접합 전계(junction electric field)를 완화시키기 위하여 이온주입 공정을 실시한다. 이를 위하여 먼저, 반도체기판의 전면에 포토레지스트를 도포한 다음 비트라인 컨택 영역을 노출시키는 포토레지스트 패턴(54)을 형성한다. 다음에, 노출된 비트라인 컨택 영역에 예를 들어 보론(B)과 아세닉(As) 이온을 1∼5E13원자/㎠ 및 2∼5E13원자/㎠의 농도와 15 ∼ 25eV 정도의 세기로 주입한다. 언급한 바와 같이 비트라인 컨택 영역에만 이온주입이 이루어지기 때문에 이 영역의 산화막(52b)은 다른 영역에 비해 구조적으로 매우 취약한 상태가 된다.
도 6을 참조하면, 상기 포토레지스트막을 제거한 다음, 포토레지스트 잔류물 및 파티클을 제거하기 위하여 반도체기판에 대해 세정을 실시한다. 이 세정공정은 알려진 바와 같이 완충산화막식각액(BOE)과 같은 산화막 식각액을 포함하는 세정액 을 이용하여 이루어진다. 따라서, 이온주입에 의해 격자구조가 약화된 비트라인 컨택 영역의 산화막은 대부분 제거되고 스토리지 컨택 영역에만 산화막(22)이 존재하게 된다.
다음에, 비트라인 컨택 영역의 소실된 산화막을 보상하기 위하여, 상기 반도체기판을 탈이온수(DI water)와 오존(O3)으로 이루어진 세정액을 이용하여 세정한다. 이 때의 세정온도는 75℃ ∼ 100℃ 정도, 세정액에서의 오존(O3)의 용존농도는 3 ∼ 15ppm 정도가 적당하며, 세정시간은 5 ∼ 30분이 바람직하다. 이렇게 하면 세정액 속의 산소와 반도체기판이 작용하여 비트라인 컨택 영역에 10Å ∼ 25Å 정도 두께의 산화막(56)이 형성된다. 비트라인 컨택 영역에 산화막(56)을 형성하기 위하여 산소(O2) 플라즈마를 이용한 건식세정 방법을 사용할 수도 있다.
다음에, 결과물 상에 스페이서용 질화막(58)을 80Å ∼ 200Å의 두께로 증착한다. 비트라인 컨택 영역에도 10Å ∼ 25Å 정도 두께의 산화막(56)이 형성되어 있기 때문에 질화막(58)은 전체적으로 균일한 두께로 증착된다. 따라서, 열처리 공정을 비롯한 후속 공정을 진행하더라도 질화막(58)의 스트레스나 핀홀 또는 크랙이 발생되지 않는다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
상술한 본 발명에 의한 반도체 소자의 워드라인 형성방법에 따르면, 스페이서용 질화막을 증착하기 전에 비트라인 컨택 영역에 산화막을 형성하여 줌으로써 질화막의 이상증착으로 인한 스트레스, 후속 열공정에서의 핀홀 및 크랙의 발생을 방지하고, 결과적으로 반도체기판에 세정액의 침투로 인한 보이드의 생성을 방지할 수 있다. 따라서, 소자의 특성이 열화되는 것을 방지할 수 있다.

Claims (8)

  1. 반도체기판 상에 게이트절연막을 개재하여 게이트전극을 형성하는 단계;
    비트라인 컨택이 형성될 영역을 노출시키는 마스크층을 형성하는 단계;
    노출된 상기 비트라인 컨택 영역에 불순물이온을 주입하는 단계; 및
    상기 비트라인 컨택이 형성될 영역의 반도체기판에 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 워드라인 형성방법.
  2. 제1항에 있어서,
    상기 비트라인 컨택이 형성될 영역에 산화막을 형성하는 단계는, 탈이온수(DI water)와 오존(O3)을 이용한 습식세정 공정으로 이루어지는 것을 특징으로 하는 반도체 소자의 워드라인 형성방법.
  3. 제2항에 있어서,
    상기 탈이온수(DI water)와 오존(O3)을 이용한 습식세정 공정은 75℃ ∼ 100℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 워드라인 형성방법.
  4. 제2항에 있어서,
    상기 탈이온수(DI water)와 오존(O3)을 이용한 습식세정은 오존(O3)의 용존 농도를 3∼15ppm 정도로 하여 진행하는 것을 특징으로 하는 반도체 소자의 워드라인 형성방법.
  5. 제2항에 있어서,
    상기 탈이온수(DI water)와 오존(O3)을 이용한 습식세정 시간은 5분∼30분의 범위에서 진행하는 것을 특징으로 하는 반도체 소자의 워드라인 형성방법.
  6. 제1항에 있어서,
    상기 산화막은 10Å ∼ 25Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 워드라인 형성방법.
  7. 제1항에 있어서,
    상기 산화막을 형성하는 단계는, 산소(O2) 플라즈마를 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 워드라인 형성방법.
  8. 제1항에 있어서,
    상기 반도체기판에 산화막을 형성하는 단계 후에, 상기 게이트전극의 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 워드라인 형성방법.
KR1020060061505A 2006-06-30 2006-06-30 반도체 소자의 워드라인 형성방법 KR20080002603A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060061505A KR20080002603A (ko) 2006-06-30 2006-06-30 반도체 소자의 워드라인 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060061505A KR20080002603A (ko) 2006-06-30 2006-06-30 반도체 소자의 워드라인 형성방법

Publications (1)

Publication Number Publication Date
KR20080002603A true KR20080002603A (ko) 2008-01-04

Family

ID=39214367

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060061505A KR20080002603A (ko) 2006-06-30 2006-06-30 반도체 소자의 워드라인 형성방법

Country Status (1)

Country Link
KR (1) KR20080002603A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112201749A (zh) * 2020-09-27 2021-01-08 昕原半导体(上海)有限公司 阻变存储器的制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112201749A (zh) * 2020-09-27 2021-01-08 昕原半导体(上海)有限公司 阻变存储器的制备方法

Similar Documents

Publication Publication Date Title
US5762813A (en) Method for fabricating semiconductor device
KR100757327B1 (ko) 불 휘발성 메모리 소자의 형성 방법
US7008876B2 (en) Method of forming gate electrode structure of a semiconductor device
US20070034951A1 (en) Schotiky barrier tunnel transistor and method of manufacturing the same
KR20080002603A (ko) 반도체 소자의 워드라인 형성방법
US7135407B2 (en) Method of manufacturing a semiconductor device
KR20080002608A (ko) 반도체 소자의 워드라인 형성방법
KR100340867B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR100709578B1 (ko) 티타늄나이트라이드 하부전극을 구비한 반도체 메모리소자의 실린더형 캐패시터 형성방법
KR100940440B1 (ko) 반도체 소자의 제조 방법
KR20010030433A (ko) 반도체장치 제조방법
KR20080002602A (ko) 듀얼 게이트를 구비하는 반도체 소자의 게이트 형성방법
KR20050003540A (ko) 반도체 소자의 절연막 형성 방법
KR101033220B1 (ko) 금속 게이트를 가지는 반도체 소자의 형성방법
KR100481396B1 (ko) 반도체 소자의 제조 방법
KR20060114901A (ko) 반도체 소자의 제조 방법
KR100877878B1 (ko) 반도체 소자의 제조방법
KR100268944B1 (ko) 반도체소자의 제조방법
KR101051801B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
JP2001102571A (ja) 半導体装置及びその製造方法
KR100649025B1 (ko) 플래시 메모리 소자의 제조방법
KR20090042465A (ko) 반도체소자의 비트라인 형성방법
KR20030056114A (ko) 선택적 에피택셜 성장법을 이용한 반도체 소자 제조 방법
KR20040048504A (ko) 반도체 소자의 제조 방법
KR20050067822A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid