KR20030056114A - 선택적 에피택셜 성장법을 이용한 반도체 소자 제조 방법 - Google Patents

선택적 에피택셜 성장법을 이용한 반도체 소자 제조 방법 Download PDF

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KR20030056114A
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서원준
김상익
황창연
이민석
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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 SEG를 이용한 플러그 형성시 실리콘 파티클에 의한 소자의 불량을 억제하며, 유동성 절연막의 약한 식각내성에 기인한 임계치수의 넓혀지는 현상을 억제하기에 적합한 선택적 에피택셜 성장법을 이용한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 셀영역과 주변회로영역을 갖는 반도체 소자의 제조 방법에 있어서, 선택적 에피택셜 성장법을 이용하여 셀영역의 절연막을 관통하여 기판에 콘택된 플러그를 형성하는 단계; 적어도 상기 플러그가 형성된 영역을 덮는 포토레지스트 패턴을 식각마스크로 하여 상기 주변회로영역에서의 상기 선택적 에피택셜 성장법에 따라 발생한 실리콘 파티클을 제거하는 단계; 상기 유동성 절연막을 선택적으로 식각하여 상기 플러그 표면을 노출시키는 오픈부를 형성하는 단계; 건식 세정에 의해 상기 오픈부 내의 상기 플러그 표면에 형성된 자연산화막을 제거함과 동시에 상기 식각단계에서 발생한 식각부산물을 제거하는 단계; 및 상기 노출된 플러그를 포함한 전체 구조 상부에 전도막을 형성하는 단계를 포함하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 제조 방법을 제공한다.

Description

선택적 에피택셜 성장법을 이용한 반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE USING SELECTIVE EPITAXIAL GROWTH}
본 발명은 반도체 기술에 관한 것으로, 특히 선택적 에피텍셜 성장(Selective Epitaxial Growth; 이하 SEG라 함)에 의한 플러그 형성 방법에 관한 것이다.
반도체 소자를 구성하는 일련의 제조 공정 중 자기정렬콘택(Self Align Contact; 이하 SAC라 함) 형성 공정을 진행한 다음, 플러그 물질의 형성법으로 SEG를 사용하는 연구가 활발히 진행되고 있는 바, SEG에 의해 플러그를 형성할 경우 기존의 증착에 비해 0.1㎛ 이하의 선폭의 기술에서 콘택저항을 1.5배 이상 줄일 수 있는 장점이 있다.
도 1은 폴리실리콘 증착을 통해 형성된 플러그와 SEG에 의한 플러그의 누설전류 특성을 비교한 그래프로서, 도시된 바와 같이 SEG의 누설전류(A) 특성이 일반 폴리실리콘 플러그의 누설전류(B) 특성에 비해 현저하게 향상됨을 알 수 있다.
또한, SEG는 콘택 오픈 결함(Contact not open)을 인라인(Inline) 공정 중에 모니터링(Monitoring)할 수 있는 장점이 있다.
전술한 SEG의 형성 공정은 800℃ ∼ 1000℃의 온도와 10Torr ∼ 200Torr의압력 하에서 DCS(SiH2Cl2)/HCl/H2기체의 PH3/H2분압비(0.4 ∼ 0.8)를 조절하여 플러그가 형성되는 셀영역의 Si 기판 상에서만 선택적으로 레이어-바이-레이어(Layer by layer)로 실리콘 성장이 이루어지는데 실리콘 기판 상에서만 선택적인 단결정 성장 단계에서 좁은 공정 마진에 의해 절연막 위에서의 이상성장 등에 기인한 실리콘 파티클 등의 문제점을 초래하여 소자의 불량을 야기하게 된다.
도 2는 SEG 적용에 따른 실리콘 이상성장을 도시한 평면 및 단면도로서, 도시된 'C'는 SEG 공정에서의 이상성장에 의한 실리콘 파티클을 나타낸다.
한편, 셀영역에서의 전술한 실리콘 파티클은 플러그간의 격리를 위한 CMP 등의 평탄화 공정에 의해 제거가 가능하나, 반도체 공정 진행 후 소자의 전기적 특성 및 공정 진행 상태를 파악하기 위해 스크라이브 레인(Scribe lane)이나 테스트 다이(Test die)에 제작하는 능동 또는 수동 소자 영역인 테스트패턴영역에서 생성된 실리콘 파티클은 이후 공정에서 넓은 주변회로영역으로 이동하여 소자의 불량을 초래하는 바, 도 3은 전술한 주변회로영역에서의 실리콘 파티클(D)을 도시한 사진으로서, 도 3에 도시된 바와 같다. 이러한 실리콘 파티클(D)을 제거하기 위해 과도한 CMP 공정을 진행할 경우 게이트 하드마스크의 손실을 피할 수 없게 되는 바, 이는 또 다른 문제점을 야기할 뿐이다.
도 4는 비트라인 형성 후의 소자 불량을 도시한 평면 SEM 사진인 바, 도시된 'E'는 전술한 실리콘 파티클에 의한 비트라인 형성 단계에서의 소자의 불량을 나타낸다.
더구나, SEG를 이용하여 플러그를 형성하고 층간절연막으로 APL(Advanced Planalization Layer) 박박을 적용하고 있는 바, 차세대 소자의 경우 비트라인과 비트라인 콘택 간의 오버랩(Overlap) 마진의 감소가 설계상 및 공정상의 문제로 인해 크게 감소한다.
이러한 공정상의 문제점을 방지하기 위해 0.1㎛ 이하의 선폭을 갖는 반도체 소자 기술에서는 절연산화막의 갭-필(Gap-fill) 특성에 있어서 콘택홀 등의 스페이스가 감소하고 종횡비(Aspect ratio)가 점점 증가함에 따라 완전한 필링(Filling, 채움)이 불가능하여, 보이드(Void)가 생기는 문제점이 발생하는 바, 이러한 문제점을 해결하기 위해 플로우 특성을 갖는 절연막 즉, 유동성 절연막을 형성하는 기술인 APL 박막에 대한 연구가 활발히 진행되고 있다.
이러한, APL 박막 기술 중 자기 평탄화 CVD(화학기상증착; 이하 CVD라 함)막은 상당히 유동성이 높은 반응 중간체를 형성하는 것으로, 막 형성을 할 때 우수하게 채움 평탄화를 실현할 수 있다. 그 때문에 평탄화된 층간절연막 형성을 단일한 공정으로 할 수 있어서 종래의 복잡한 공정에 비해서 공정 비용을 효과적으로 줄일 수 있는 바, 자기 평탄화 CVD막은 저압화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 함)법을 이용하여 반응소스로 과수(H2O2)와 사일렌(SiH4)을 이용하여 형성하며, 자체적인 플로우 특성을 갖고 있어 갭-필 특성이 우수한 장점이 있다.
전술한 유동성 절연막의 장점을 요약하면 다음과 같다.
가. 갭-필 특성이 우수하다.
나. 막 안정성이 높다.
다. 크랙(Crack)과 들뜸(Lifting) 형상이 발생하지 않는다.
라. 650℃ 이하의 온도에서 증착하므로 열경비(Thermal budget)가 낮다.
마. 1000℃ 이상의 온도에 대한 내성이 있다.
바. 강한 케미컬에 대한 내성과 평탄성을 갖는다.
그러나, 유동성 절연막은 HF 또는 완충산화막식각제(Buffered Oxide Etchant; 이하 BOE라 함)을 이용한 습식 세정 방식에 의한 전세정(Pre-cleaning)시 유동성 절연막이 불산계 용액에서 식각속도가 빨라 상부의 임계치수가 넓어지는 현상(Top Critical Dimension Widening)이 발생하여 후속 전도성의 물질을 증착한 다음에 비트라인 형성 공정시, 비트라인과 비트라인 콘택간의 오버랩 마진이 크게 감소하게 된다.
도 5는 비트라인 형성을 위한 콘택 형성이 완료된 소자의 단면도로서, 이를 참조하면, 기판(10) 상에 그 상부에 하드마스크(12)를 구비한 이웃하는 게이트전극(11)이 형성되어 있으며, 게이트전극(11) 상부의 절연막(14)을 관통하여 기판(10)에 콘택되며 SEG에 의해 형성된 플러그(15)가 제공되고 있으며, 플러그(15) 표면을 노출시키기 위한 포토레지스트 패턴(17)과 식각된 절연막(16)이 각각 배치되어 있다.
여기서, 절연막(16)은 SEG의 성장에 따른 상부 표면의 퍼짓(Facet)과 같은 결함 부분을 매립하기 위해 전술한 유동성 절연막을 이용하게 되며, 이 때 불산계습식 용액에 의해 CD가 넓혀진 상태(18)를 확인할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, SEG를 이용한 플러그 형성시 실리콘 파티클에 의한 소자의 불량을 억제하며, 유동성 절연막의 약한 식각내성에 기인한 임계치수의 넓혀지는 현상을 억제하기에 적합한 선택적 에피택셜 성장법을 이용한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 폴리실리콘 증착을 통해 형성된 플러그와 SEG에 의한 플러그의 누설전류 특성을 비교한 그래프,
도 2는 SEG 적용에 따른 실리콘 이상성장을 도시한 평면 및 단면도,
도 3은 주변회로영역에서의 실리콘 파티클을 도시한 사진,
도 4는 비트라인 형성 후의 소자 불량을 도시한 평면 SEM 사진,
도 5는 비트라인 형성을 위한 콘택 형성이 완료된 소자의 단면도,
도 6a 내지 도 6e는 본 발명의 일실시예에 따른 반도체 소자 제조 공정을 도시한 단면도,
도 7은 도 6e의 주변회로영역의 평면을 도시한 SEM 사진.
* 도면의 주요부분에 대한 부호의 설명 *
60 : 기판 61 : 게이트전극
62 : 하드마스크 63 : 스페이서
64 : 층간절연막 65 : 플러그
67 : 포토레지스트 패턴
상기의 목적을 달성하기 위해 본 발명은, 셀영역과 주변회로영역을 갖는 반도체 소자의 제조 방법에 있어서, 선택적 에피택셜 성장법을 이용하여 셀영역의 절연막을 관통하여 기판에 콘택된 플러그를 형성하는 단계; 적어도 상기 플러그가 형성된 영역을 덮는 포토레지스트 패턴을 식각마스크로 하여 상기 주변회로영역에서의 상기 선택적 에피택셜 성장법에 따라 발생한 실리콘 파티클을 제거하는 단계; 상기 유동성 절연막을 선택적으로 식각하여 상기 플러그 표면을 노출시키는 오픈부를 형성하는 단계; 건식 세정에 의해 상기 오픈부 내의 상기 플러그 표면에 형성된 자연산화막을 제거함과 동시에 상기 식각단계에서 발생한 식각부산물을 제거하는 단계; 및 상기 노출된 플러그를 포함한 전체 구조 상부에 전도막을 형성하는 단계를 포함하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 제조 방법을 제공한다.
본 발명은, 셀영역 또는 SEG가 형성된 영역을 마스킹한 후, 주변회로영역에 형성된 실리콘 파티클을 플라즈마를 이용한 등방성 식각을 통해 제거하며, 갭-필 특성이 우수한 유동성 절연막을 플러그 상부에 증착하되 후속 세정 공정에서 자연산화막제거(Native Oxide Removal; 이하 NOR이라 함) 방법을 이용함으로써 세정에 따른 CD의 넓혀지는 현상을 방지하는 것을 기술적 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하는 바, 도 6a 내지 도 6e는 본 발명의 일실시예에 따른 반도체 소자 제조 공정을 도시한 단면도이다.
먼저, 도 6a에 도시된 바와 같이 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(60) 상에 소정의 도전패턴을 형성하는 바, 도전패턴은 비트라인 또는 게이트전극(61) 등을 포함하며, 이하에서는 게이트전극을 그 일예로 하여 설명한다.
구체적으로, 산화막계열의 게이트절연막(도시하지 않음)과 폴리실리콘, 텅스텐 또는 텅스텐 실리사이드 등을 단독 또는 혼합하여 게이트전극(61)과 질화막 등의 하드마스크(62)을 차례로 증착한 후, 게이트전극 마스크를 이용한 사진식각 공정을 실시하여 게이트전극 패턴을 형성한다.
이어서, 게이트전극 측벽을 보호하기 위해 스페이서(63)를 형성하는 바, 이 때 실리콘질화막 또는 실리콘산화질화막을 이용하여 100Å ∼ 5000Å의 두께로 형성한다.
계속해서, 게이트전극 사이의 스페이스를 충분히 채울 수 있을 정도로 층간절연막(64)을 증착한 다음, SAC 공정을 통해 게이트전극 사이의 기판(60) 표면 예컨대, 소스/드레인 등의 불순물 확산영역을 오픈시킨다. 이어서, SEG 공정을 통해 SAC 공정에 의해 노출된 기판(60)에 콘택된 플러그(65)를 헝성한다.
구체적으로, 800℃ ∼ 1000℃의 온도와 10Torr ∼ 200Torr의 압력 하에서 DCS(SiH2Cl2)/HCl/H2기체의 PH3/H2분압비(0.4 ∼ 0.8)를 조절하여 형성하는 바, 전술한 바와 같이 셀영역의 Si 기판 상에서만 선택적으로 레이어-바이-레이어로 실리콘 성장이 이루어지는데 실리콘 기판 상에서만 선택적인 단결정 성장 단계에서 좁은 공정 마진에 의해 절연막 위에서의 이상성장 등에 기인한 실리콘 파티클이 발생한다. 여기서, X-X'은 셀영역을 도시하며, Y-Y'은 주변회로영역을 도시하는 바, 주변회로영역에서는 도면의 간략화를 위해 각 단위소자를 생략하였으며, 도시된 도면부호 '66'은 실리콘 파티클을 나타낸다.
이 때, 셀영영에서의 실리콘 파티클은 CMP등의 평탄화 공정에 의해 제거된다.
다음으로, 도 6b에 도시된 바와 같이 셍영역을 덮는 또는 SEG가 형성되는 영역 상부에 포토레지스트 패턴(67)을 형성한 다음, 실리콘 파티클을 제거한다.
이 때, 실리콘과 실리콘산화막에 대한 선택비를 갖는 불소계 가스 즉, CxFy(x,y는 1 ∼ 10) 가스와 O2의 혼합가스를 이용한 등방성(Isotropic) 식각 공정을 이용한다.
여기서, CxFy는 50SCCM ∼ 500SCCM, O2는 100SCCM ∼ 1000SCCM의 유량을 이용하며, 이 때 챔버 내의 압력을 200mTorr ∼ 1000mTorr로 유지하며 50W ∼ 5000W의 RF파워를 이용하므로써, 실리콘 파티클이 제거되며, 이러한 공정은 MERIE(Magnetically Enhanced Reactive Ion Etching) 장비, 반응성 이온식각(Enhanced Reactive Ion Etching; 이하 RIE라 함) 장비 또는 ECR(Electron Cyclotron Resonance) 장비 등 플라즈마 식각 장비를 이용하는 것이 바람직하다.
한편, 전술한 등방성 식각 공정 후 NH4OH와 HF 및 순수를 포함하는 SC-1 또는 SC-2 등을 이용하여 습식세정하는 공정을 추가로 실시할 수 있다
한편, 다음으로, 도 6c에 도시된 바와 같이 플러그(65) 표면에 발생한 퍼짓(Facet) 등의 결함에 의한 후속 콘택 형성을 위한 사진식각 공정의 마진 향상을 위해 갭-필 및 단차피복성이 우수한 유동성 절연막(68)을 플러그를 포함한 전체 구조 상부에 형성한 다음, 비트라인 등의 전도막 콘택을 위한 포토레지스트 패턴(69)을 형성한다.
다음으로, 도 6d에 도시된 바와 같이 포토레지스트 패턴(69)을 식각마스크로 해서 유동성 절연막(68)을 식각하여 플러그(65)를 노출시키는 오픈부(70)를 형성한다.
이어서, 식각 공정에 따른 식각부산물 등을 제거하기 위해 세정 공정을 실시하는 바, 유동성 절연막(68)의 불산계 용액에 대한 약한 내성에 의한 CD가 넓혀지는 현상을 방지하기 위해 NOR에 의한 건식 세정을 실시한다.
일반적으로, NOR 공정은 습식 공정으로 진행되는 바, 본 발명에서는 건식에 의한 자연산화막 공정을 적용하며 이에 따라 자연산화막 제거와 동시에 전술한 식각 공정에 따른 식각부산물 예컨대, 카본 오염물질을 제거한다,
여기서, N2가스는 플라즈마의 다운스트림을 위한 것이고, H2는 NF3또는 SF6를 활성화시키기 위한 것이다.
NOR 공정시 그 챔버 내의 압력을 100mTorr ∼ 1000mTorr로 유지하며, NF3와 SF6는 5SCCM ∼ 15SCCM, H2는 10SCCM ∼ 100SCCM, N2는 500SCCM 내지 2000SCCM를 이용하며, 건식에 의한 NOR 공정은 H2와 N2의 혼합 가스를 플라즈마한 후에 그 가스 흐름의 하류에서 플라즈마화 되지 않는 NF3등을 첨가하고, 이 NF3의 첨가 가스에 의해서 실리콘 기판 표면의 자연산화막을 제거하고 그 표면 원자 결합을 종단처리하는 방법으로서, 플라즈마 중에서의 전자, 양이온, 광자 등의 고에너지 입자와의 충돌로 NF3가 해리하여 불소 원자가 생기는 일을 회피할 수 있다. 이러한 이유 때문에 처리 후의 기판 표면에 불소가 남지도 않고, 불소 원자가 석영 등의 진공 용기 내벽을 식각하여 파티클을 발생시킬 우려도 없어지게 되는 바, 기판 온도는 50℃ ∼ 250℃로 유지한다.
다음으로, 도 6e에 도시된 바와 같이 포토레지스트 패턴(69)을 제거한 다음, 플러그(65) 상에 W 등을 이용하여 비트라인 등의 전도막(71)을 형성한다.
도 7은 도 6e의 주변회로영역의 평면을 도시한 SEM 사진으로서, 이를 참조하면 본 발명의 공정 적용에 따라 실리콘 파티클이 거의 완벽하게 제거됨을 알 수 있다.
전술한 본 발명은, 유동성 절연막을 플러그 상부에 형성한 후 NOR 공정을 통해 세정함으로써, 플러그 표면에서의 퍼짓 등에 의한 결함과 세정 공정에 의한 문제점 등을 극복할 수 있으며, 플러그 형성시 SEG를 적용하여 전기적 특성을 향상시킬 수 있으며, 주변회로영역의 실리콘 파티클을 제거함으로써 전기적 특성 열화를 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 실리콘 파티클에 의한 반도체 소자의 전기적 특성 열화를 방지할 수 있으며, 유동성 절연막의 약한 식각 내성을 보완함으로써반도체 소자의 공정 마진을 향상시키며및 전기적 특성 열화를 방지할 수 있어, 궁극적으로 반도체 소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수있다.

Claims (10)

  1. 셀영역과 주변회로영역을 갖는 반도체 소자의 제조 방법에 있어서,
    선택적 에피택셜 성장법을 이용하여 셀영역의 절연막을 관통하여 기판에 콘택된 플러그를 형성하는 단계;
    적어도 상기 플러그가 형성된 영역을 덮는 포토레지스트 패턴을 식각마스크로 하여 상기 주변회로영역에서의 상기 선택적 에피택셜 성장법에 따라 발생한 실리콘 파티클을 제거하는 단계;
    상기 유동성 절연막을 선택적으로 식각하여 상기 플러그 표면을 노출시키는 오픈부를 형성하는 단계;
    건식 세정에 의해 상기 오픈부 내의 상기 플러그 표면에 형성된 자연산화막을 제거함과 동시에 상기 식각단계에서 발생한 식각부산물을 제거하는 단계; 및
    상기 노출된 플러그를 포함한 전체 구조 상부에 전도막을 형성하는 단계
    를 포함하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 파티클을 제거하는 단계에서 실리콘과 실리콘산화막에 대한 선택비를 갖는 불소계 가스와 O2의 혼합가스를 이용한 플라즈마 식각을 이용하는 것을특징으로 하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 불소계 가스는 CxFy(x,y는 1 ∼ 10)를 포함하는 것을 특징으로 하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 실리콘 파티클을 제거하는 단계에서 상기 CxFy는 50SCCM ∼ 500SCCM, 상기 O2는 100SCCM ∼ 1000SCCM의 유량을 이용하는 것을 특징으로 하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 실리콘 파티클을 제거하는 단계에서 챔버 내의 압력을 200mTorr ∼ 1000mTorr로 유지하며, 50W ∼ 5000W의 RF파워를 이용하는 것을 특징으로 하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    식각부산물을 제거하는 단계에서 NF3또는 SF6와 H2및 N2를 포함한 혼합 가스를 이용하는 것을 특징으로 하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 식각부산물을 제거하는 단계는 100mTorr 내지 1000mTorr 압력 및 50℃ 내지 250℃의 온도 하에서 F3와 SF6는 5SCCM ∼ 15SCCM, H2는 10SCCM ∼ 100SCCM, N2는 500SCCM 내지 2000SCCM의 유량을 이용하는 것을 특징으로 하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 식각부산물을 제거하는 단계 후, SC-1 또는 SC-2 등을 이용하여 습식세정하는 단계를 더 포함하는 것을 특징으로 하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 선택적 에피택셜 성장법을 이용하여 플러그를 형성하는 단계에서 800℃ 내지 1000℃의 온도 및 10Torr 내지 200Torr의 압력 하에서 형성하는 것을 특징으로 하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 선택적 에피택셜 성장법을 이용하여 플러그를 형성하는 단계에서 DCS(SiH2Cl2)/HCl/H2가스의 PH3/H2분압비를 0.4 내지 0.8로 조절하는 것을 특징으로 하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100620063B1 (ko) * 2004-12-24 2006-09-08 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100721200B1 (ko) * 2005-12-22 2007-05-23 주식회사 하이닉스반도체 반도체소자의 듀얼 게이트 형성방법

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