JP2001102571A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2001102571A JP2001102571A JP27400699A JP27400699A JP2001102571A JP 2001102571 A JP2001102571 A JP 2001102571A JP 27400699 A JP27400699 A JP 27400699A JP 27400699 A JP27400699 A JP 27400699A JP 2001102571 A JP2001102571 A JP 2001102571A
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- Japan
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- insulating film
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- film
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 本発明の目的は、高い絶縁破壊耐性を維持し
たまま、寿命劣化を防ぐことが可能な半導体装置を提供
することである。 【解決手段】 半導体基板５１に形成された素子領域
と、前記素子領域上に形成された絶縁膜５３と、前記絶
縁膜上に形成された導電層５４を有し、前記絶縁膜には
前記導電層と前記素子領域の間に挟まれた挟み領域があ
り、前記挟み領域の端部のハロゲン元素濃度が前記挟み
領域の中央部のハロゲン元素濃度よりも高い半導体装
置。
たまま、寿命劣化を防ぐことが可能な半導体装置を提供
することである。 【解決手段】 半導体基板５１に形成された素子領域
と、前記素子領域上に形成された絶縁膜５３と、前記絶
縁膜上に形成された導電層５４を有し、前記絶縁膜には
前記導電層と前記素子領域の間に挟まれた挟み領域があ
り、前記挟み領域の端部のハロゲン元素濃度が前記挟み
領域の中央部のハロゲン元素濃度よりも高い半導体装
置。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート絶縁膜に関
し、特に、フッ素を導入したゲート絶縁膜に関する。
し、特に、フッ素を導入したゲート絶縁膜に関する。
【０００２】
【従来の技術】ＬＳＩの高速化・低消費電力化に伴い、
ＭＯＳトランジスタ等のＭＩＳトランジスタは微細化の
一途をたどっており、トランジスタのゲート絶縁膜厚は
急速に薄膜化されている。そのため、極薄のゲート絶縁
膜を均一かつ高い信頼性を保持して形成する技術が求め
られている。
ＭＯＳトランジスタ等のＭＩＳトランジスタは微細化の
一途をたどっており、トランジスタのゲート絶縁膜厚は
急速に薄膜化されている。そのため、極薄のゲート絶縁
膜を均一かつ高い信頼性を保持して形成する技術が求め
られている。
【０００３】また、ＥＥＰＲＯＭ（Electrically Erasa
ble Programmable ROM）に代表されるような、ゲート絶
縁膜がトンネル絶縁膜として利用される素子では、書き
込み及び消去の際に高電界がゲート絶縁膜に印加される
ことにより、電界から高いエネルギーを得た電子が絶縁
膜を通過するため、ゲート絶縁膜には高い絶縁破壊耐性
が要求される。
ble Programmable ROM）に代表されるような、ゲート絶
縁膜がトンネル絶縁膜として利用される素子では、書き
込み及び消去の際に高電界がゲート絶縁膜に印加される
ことにより、電界から高いエネルギーを得た電子が絶縁
膜を通過するため、ゲート絶縁膜には高い絶縁破壊耐性
が要求される。
【０００４】このような要求に対し、シリコン酸化膜に
代表されるゲート絶縁膜中にハロゲン元素、特にフッ素
を導入することで膜質が改善されることが知られてい
る。また、フッ素原子をシリコン／シリコン酸化膜界面
に導入することで、界面準位生成が抑制されることにつ
いても、いくつかのグループから報告されている（例え
ば、Y. Nishioka et al., IEEE Electron Device Lett.
10, pp. 141-143 （1989）.）。
代表されるゲート絶縁膜中にハロゲン元素、特にフッ素
を導入することで膜質が改善されることが知られてい
る。また、フッ素原子をシリコン／シリコン酸化膜界面
に導入することで、界面準位生成が抑制されることにつ
いても、いくつかのグループから報告されている（例え
ば、Y. Nishioka et al., IEEE Electron Device Lett.
10, pp. 141-143 （1989）.）。
【０００５】フッ素のゲート絶縁膜や基板への導入方法
としては、ゲート電極中にフッ素をイオン注入し、この
フッ素を熱拡散によってゲート絶縁膜中に導入する方法
や、ゲート電極の側壁に形成された絶縁膜にイオン注入
した後、熱拡散によってゲート絶縁膜中に導入する方法
が知られている。
としては、ゲート電極中にフッ素をイオン注入し、この
フッ素を熱拡散によってゲート絶縁膜中に導入する方法
や、ゲート電極の側壁に形成された絶縁膜にイオン注入
した後、熱拡散によってゲート絶縁膜中に導入する方法
が知られている。
【０００６】このように、ある程度の濃度（１×１０19
ｃｍ-3以上１×１０21ｃｍ-3以下）のフッ素を導入する
ことによって、ゲート絶縁膜の絶縁破壊耐性は向上す
る。しかし、不必要に多量（１×１０21ｃｍ-3を超え
る）のフッ素原子を導入すると、絶縁膜中のトラップ
（格子欠陥）を増加させ、ＭＩＳトランジスタの寿命を
低下させる。
ｃｍ-3以上１×１０21ｃｍ-3以下）のフッ素を導入する
ことによって、ゲート絶縁膜の絶縁破壊耐性は向上す
る。しかし、不必要に多量（１×１０21ｃｍ-3を超え
る）のフッ素原子を導入すると、絶縁膜中のトラップ
（格子欠陥）を増加させ、ＭＩＳトランジスタの寿命を
低下させる。
【０００７】上記のような従来のフッ素導入方法では、
絶縁破壊耐性が高いゲート絶縁膜を実現するための、ゲ
ート絶縁膜に適切なフッ素濃度分布を設けることが困難
であるという問題があった。
絶縁破壊耐性が高いゲート絶縁膜を実現するための、ゲ
ート絶縁膜に適切なフッ素濃度分布を設けることが困難
であるという問題があった。
【０００８】
【発明が解決しようとする課題】本発明の目的は、高い
絶縁破壊耐性を維持したまま、寿命劣化を防ぐことが可
能な半導体装置を提供することである。
絶縁破壊耐性を維持したまま、寿命劣化を防ぐことが可
能な半導体装置を提供することである。
【０００９】
【課題を解決するための手段】本願第１の発明は、半導
体基板に形成された素子領域と、前記素子領域上に形成
された絶縁膜と、前記絶縁膜上に形成された導電層を有
し、前記絶縁膜には前記導電層と前記素子領域の間に挟
まれた挟み領域があり、前記挟み領域の端部のハロゲン
元素濃度が前記挟み領域の中央部のハロゲン元素濃度よ
りも高い半導体装置である。本願第２の発明は、前記端
部は前記挟み領域の端から２００ｎｍ以内の領域である
本願第１の発明に記載の半導体装置である。本願第３の
発明は、前記端部のハロゲン元素濃度は１×１０20ｃｍ
-3以上１×１０21ｃｍ-3以下であり、前記中央部のハロ
ゲン元素濃度は１×１０20ｃｍ-3未満である本願第１の
発明に記載の半導体装置である。本願第４の発明は、前
記ハロゲン元素がフッ素である本願第１の発明に記載の
半導体装置である。本願第５の発明は、半導体基板に、
素子領域を囲み、ハロゲン元素を含有する第１絶縁膜を
形成する工程と、前記素子領域上に第２絶縁膜を形成す
る工程と、前記第１絶縁膜から前記第２絶縁膜にハロゲ
ン元素を拡散させる工程と、前記素子領域上に導電層を
形成する工程を備える半導体装置の製造方法である。本
願第６の発明は、第１領域とこの第１領域と接する第２
領域を有する半導体基板の前記第１及び第２領域上に絶
縁膜を形成する工程と、前記第１領域上の絶縁膜に前記
ハロゲン元素を導入する工程と、前記第１領域上の絶縁
膜から前記第２領域上の絶縁膜に前記ハロゲン元素を拡
散させる工程と、前記第２領域上に導電層を形成する工
程を備える半導体装置の製造方法である。
体基板に形成された素子領域と、前記素子領域上に形成
された絶縁膜と、前記絶縁膜上に形成された導電層を有
し、前記絶縁膜には前記導電層と前記素子領域の間に挟
まれた挟み領域があり、前記挟み領域の端部のハロゲン
元素濃度が前記挟み領域の中央部のハロゲン元素濃度よ
りも高い半導体装置である。本願第２の発明は、前記端
部は前記挟み領域の端から２００ｎｍ以内の領域である
本願第１の発明に記載の半導体装置である。本願第３の
発明は、前記端部のハロゲン元素濃度は１×１０20ｃｍ
-3以上１×１０21ｃｍ-3以下であり、前記中央部のハロ
ゲン元素濃度は１×１０20ｃｍ-3未満である本願第１の
発明に記載の半導体装置である。本願第４の発明は、前
記ハロゲン元素がフッ素である本願第１の発明に記載の
半導体装置である。本願第５の発明は、半導体基板に、
素子領域を囲み、ハロゲン元素を含有する第１絶縁膜を
形成する工程と、前記素子領域上に第２絶縁膜を形成す
る工程と、前記第１絶縁膜から前記第２絶縁膜にハロゲ
ン元素を拡散させる工程と、前記素子領域上に導電層を
形成する工程を備える半導体装置の製造方法である。本
願第６の発明は、第１領域とこの第１領域と接する第２
領域を有する半導体基板の前記第１及び第２領域上に絶
縁膜を形成する工程と、前記第１領域上の絶縁膜に前記
ハロゲン元素を導入する工程と、前記第１領域上の絶縁
膜から前記第２領域上の絶縁膜に前記ハロゲン元素を拡
散させる工程と、前記第２領域上に導電層を形成する工
程を備える半導体装置の製造方法である。
【００１０】上記の目的を達成するために、本発明で
は、ゲート絶縁膜が絶縁破壊を起こすまでの過程を詳細
に観察した。図１は、この観察で用いた実験モデルの概
略図である。本実験モデルは、素子分離領域４で囲まれ
た素子領域（不図示）上に絶縁膜３が形成されている。
そして、ホットエレクトロン顕微鏡を用いて、絶縁膜３
と素子領域間で電圧を印加しながら全素子領域の発光過
程を観測して、絶縁破壊が起きるまでに、発光挙動がど
のように変化するかを調べた。これは、電子と正孔の再
結合が起きる時に放出されるエネルギーによって発光が
起きること利用し、ゲート酸化膜が絶縁破壊を起こした
際には絶縁性が極端に弱くなり、きわめて強い発光が観
測される。
は、ゲート絶縁膜が絶縁破壊を起こすまでの過程を詳細
に観察した。図１は、この観察で用いた実験モデルの概
略図である。本実験モデルは、素子分離領域４で囲まれ
た素子領域（不図示）上に絶縁膜３が形成されている。
そして、ホットエレクトロン顕微鏡を用いて、絶縁膜３
と素子領域間で電圧を印加しながら全素子領域の発光過
程を観測して、絶縁破壊が起きるまでに、発光挙動がど
のように変化するかを調べた。これは、電子と正孔の再
結合が起きる時に放出されるエネルギーによって発光が
起きること利用し、ゲート酸化膜が絶縁破壊を起こした
際には絶縁性が極端に弱くなり、きわめて強い発光が観
測される。
【００１１】その結果、絶縁膜３の中で、素子分離端近
傍から約２００ｎｍ以内の領域（破壊初生点１）で微弱
な発光が開始し、その発光が絶縁膜全域に広がり、最後
に一点で強い発光と共に絶縁破壊（絶縁破壊点２）を起
こすことがわかった。また、絶縁破壊を起こした箇所
（絶縁破壊点２）の断面をＴＥＭ（Transmission Elect
ron Microscope）によって観察してみると、約２００ｎ
ｍの直径で絶縁破壊を起こしていることがわかった。
傍から約２００ｎｍ以内の領域（破壊初生点１）で微弱
な発光が開始し、その発光が絶縁膜全域に広がり、最後
に一点で強い発光と共に絶縁破壊（絶縁破壊点２）を起
こすことがわかった。また、絶縁破壊を起こした箇所
（絶縁破壊点２）の断面をＴＥＭ（Transmission Elect
ron Microscope）によって観察してみると、約２００ｎ
ｍの直径で絶縁破壊を起こしていることがわかった。
【００１２】この実験結果に基づいて、本発明では、絶
縁破壊の発生点である素子領域端近傍に素子領域中央部
よりも高濃度のフッ素を導入する。特に、素子分離端か
ら２００ｎｍの領域において高濃度に設定する。本発明
によれば、絶縁破壊の発生を遅らせることができ、絶縁
破壊寿命の伸長を実現できる。さらに、素子領域中央部
に導入するフッ素濃度を素子領域端近傍よりも低くする
ことができるので、フッ素導入に伴う絶縁膜中のトラッ
プ（格子欠陥）が増加するのを抑えることができ、素子
寿命の低下を防止できる。
縁破壊の発生点である素子領域端近傍に素子領域中央部
よりも高濃度のフッ素を導入する。特に、素子分離端か
ら２００ｎｍの領域において高濃度に設定する。本発明
によれば、絶縁破壊の発生を遅らせることができ、絶縁
破壊寿命の伸長を実現できる。さらに、素子領域中央部
に導入するフッ素濃度を素子領域端近傍よりも低くする
ことができるので、フッ素導入に伴う絶縁膜中のトラッ
プ（格子欠陥）が増加するのを抑えることができ、素子
寿命の低下を防止できる。
【００１３】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態について説明する。
の実施形態について説明する。
【００１４】図２は第1の実施形態に係るnチャネルＭＩ
Ｓトランジスタの断面構成を示した図である。５１はp
型シリコン基板、５２は素子分離領域、５３はフッ素を
含んだゲート絶縁膜である。フッ素は、素子分離領域５
２に埋め込まれた絶縁膜の上部にドーピングされ、ここ
から熱拡散によってゲート絶縁膜５３中に導入される。
尚、図示していないが、本断面図と垂直な方向（以下、
トランジスタの奥行方向という）ではゲート絶縁膜５３
と素子分離領域５２は接している。従って、素子領域中
央部よりも素子分離領域端近傍で濃度が高くなるように
フッ素が導入されている。５４はポリシリコンからなる
ゲート電極、５５はn型不純物が導入された拡散層（ソ
ース・ドレイン領域）である。５６は、ゲート電極５４
の側壁に形成された絶縁膜（例えばＣＶＤシリコン窒化
膜など）、５７は層間絶縁膜（例えばＣＶＤシリコン酸
化膜など）であり、この層間絶縁膜５７に設けられたコ
ンタクト孔を介して、ゲート電極54およびソース・ドレ
イン領域５５にＡｌなどの配線５８が接続されている。
図３は、図２に示したnチャネルＭＩＳトランジスタの
奥行方向の断面図を示す。素子分離領域５２に埋め込ま
れた絶縁膜の上部にドーピングされたフッ素は、熱拡散
によってゲート絶縁膜５３中に導入されている。
Ｓトランジスタの断面構成を示した図である。５１はp
型シリコン基板、５２は素子分離領域、５３はフッ素を
含んだゲート絶縁膜である。フッ素は、素子分離領域５
２に埋め込まれた絶縁膜の上部にドーピングされ、ここ
から熱拡散によってゲート絶縁膜５３中に導入される。
尚、図示していないが、本断面図と垂直な方向（以下、
トランジスタの奥行方向という）ではゲート絶縁膜５３
と素子分離領域５２は接している。従って、素子領域中
央部よりも素子分離領域端近傍で濃度が高くなるように
フッ素が導入されている。５４はポリシリコンからなる
ゲート電極、５５はn型不純物が導入された拡散層（ソ
ース・ドレイン領域）である。５６は、ゲート電極５４
の側壁に形成された絶縁膜（例えばＣＶＤシリコン窒化
膜など）、５７は層間絶縁膜（例えばＣＶＤシリコン酸
化膜など）であり、この層間絶縁膜５７に設けられたコ
ンタクト孔を介して、ゲート電極54およびソース・ドレ
イン領域５５にＡｌなどの配線５８が接続されている。
図３は、図２に示したnチャネルＭＩＳトランジスタの
奥行方向の断面図を示す。素子分離領域５２に埋め込ま
れた絶縁膜の上部にドーピングされたフッ素は、熱拡散
によってゲート絶縁膜５３中に導入されている。
【００１５】次に、図４を参照して、図２に示す構造を
有するＭＯＳトランジスタの製造方法の第１実施形態に
ついて、主として素子分離領域５２に埋め込まれた絶縁
膜の上部にフッ素をドーピングし、ここから熱拡散によ
ってゲート絶縁膜５４中に導入する工程を中心に説明す
る。
有するＭＯＳトランジスタの製造方法の第１実施形態に
ついて、主として素子分離領域５２に埋め込まれた絶縁
膜の上部にフッ素をドーピングし、ここから熱拡散によ
ってゲート絶縁膜５４中に導入する工程を中心に説明す
る。
【００１６】まず、面方位（１００）、比抵抗４〜６Ω
ｃｍのp型シリコン基板５１上に、反応性イオンエッチ
ングにより、素子分離のための溝を形成する。続いて、
例えばＬＰ−ＴＥＯＳ（Low Pressure−Tetra-Ethoxy-S
ilane）膜を埋め込むことにより素子分離領域５２を形
成する。LP-TEOS膜を埋め込む際、埋め込み領域上部を
充填する時に、例えばＳｉＦ4ガスを付加することによ
って、素子分離領域上部にフッ素原子を含有させる（図
４（ａ））。尚、埋め込み領域上部だけにフッ素原子を
含有しているが、埋め込み領域全体に含有してもかまわ
ない。
ｃｍのp型シリコン基板５１上に、反応性イオンエッチ
ングにより、素子分離のための溝を形成する。続いて、
例えばＬＰ−ＴＥＯＳ（Low Pressure−Tetra-Ethoxy-S
ilane）膜を埋め込むことにより素子分離領域５２を形
成する。LP-TEOS膜を埋め込む際、埋め込み領域上部を
充填する時に、例えばＳｉＦ4ガスを付加することによ
って、素子分離領域上部にフッ素原子を含有させる（図
４（ａ））。尚、埋め込み領域上部だけにフッ素原子を
含有しているが、埋め込み領域全体に含有してもかまわ
ない。
【００１７】次に、例えば７５０℃、1気圧において、
酸素ガスと水素ガスの混合ガス中にシリコン基板５１を
晒してシリコン酸化膜を形成する。さらに例えば９００
℃において、窒素ガスで１０％に希釈した一酸化窒素ガ
ス（ＮＯ）あるいは一酸化二窒素ガス（Ｎ2Ｏ）中にシ
リコン酸化膜を晒すことにより、シリコン酸化膜中に窒
素原子が導入された厚さ２．５ｎｍのゲート絶縁膜５３
を形成する（図４（ｂ））。
酸素ガスと水素ガスの混合ガス中にシリコン基板５１を
晒してシリコン酸化膜を形成する。さらに例えば９００
℃において、窒素ガスで１０％に希釈した一酸化窒素ガ
ス（ＮＯ）あるいは一酸化二窒素ガス（Ｎ2Ｏ）中にシ
リコン酸化膜を晒すことにより、シリコン酸化膜中に窒
素原子が導入された厚さ２．５ｎｍのゲート絶縁膜５３
を形成する（図４（ｂ））。
【００１８】次いで、化学気相成長法によってポリシリ
コン膜を全面に堆積し、このポリシリコン膜をパターニ
ングしてゲート電極５４を形成する。続いて、例えば４
５０℃、圧力１０ｍＴｏｒｒ〜１気圧において、窒素ガ
スで希釈したＳｉＨ4ガスとＮＨ3ガスの混合ガスを用い
て、例えば５〜２００ｎｍのＣＶＤシリコン窒化膜５６
を堆積する。その後、加速電圧１０〜５０ｋｅＶ、ドー
ズ量１×１０13〜１×１０16ｃｍ-2で、フッ素イオンを
全面に注入する。さらに、例えば３００〜８５０℃の温
度で、１〜６０分間、シリコン基板を窒素ガス雰囲気中
に晒して、ＣＶＤシリコン窒化膜５６中に注入されたフ
ッ素原子および素子分離領域上部にドーピングされたフ
ッ素原子をゲート絶縁膜５３中に導入する（図４
（ｃ））。このとき、フッ素原子は、ゲート絶縁膜５３
の中を、またはゲート絶縁膜５３とシリコン基板５１の
界面を通って、ゲート絶縁膜５３の中に拡散している。
コン膜を全面に堆積し、このポリシリコン膜をパターニ
ングしてゲート電極５４を形成する。続いて、例えば４
５０℃、圧力１０ｍＴｏｒｒ〜１気圧において、窒素ガ
スで希釈したＳｉＨ4ガスとＮＨ3ガスの混合ガスを用い
て、例えば５〜２００ｎｍのＣＶＤシリコン窒化膜５６
を堆積する。その後、加速電圧１０〜５０ｋｅＶ、ドー
ズ量１×１０13〜１×１０16ｃｍ-2で、フッ素イオンを
全面に注入する。さらに、例えば３００〜８５０℃の温
度で、１〜６０分間、シリコン基板を窒素ガス雰囲気中
に晒して、ＣＶＤシリコン窒化膜５６中に注入されたフ
ッ素原子および素子分離領域上部にドーピングされたフ
ッ素原子をゲート絶縁膜５３中に導入する（図４
（ｃ））。このとき、フッ素原子は、ゲート絶縁膜５３
の中を、またはゲート絶縁膜５３とシリコン基板５１の
界面を通って、ゲート絶縁膜５３の中に拡散している。
【００１９】以後の工程は、通常のＭＯＳトランジスタ
の製造工程と同様である。すなわち、例えば加速電圧２
０ｋｅＶ、ドーズ量１×１０15ｃｍ-2で砒素のイオン注
入を行い、ソース領域・ドレイン領域を形成する。続い
て、化学気相成長法によって全面に層間絶縁膜となるＣ
ＶＤシリコン酸化膜を堆積し、この層間絶縁膜にコンタ
クト孔を開口する。続いて、スパッタ法によって全面に
Ａｌ膜を堆積し、このＡｌ膜を反応性イオンエッチング
によってパターニングすることにより、図２に示したよ
うな構造を有するＭＯＳトランジスタが完成する。
の製造工程と同様である。すなわち、例えば加速電圧２
０ｋｅＶ、ドーズ量１×１０15ｃｍ-2で砒素のイオン注
入を行い、ソース領域・ドレイン領域を形成する。続い
て、化学気相成長法によって全面に層間絶縁膜となるＣ
ＶＤシリコン酸化膜を堆積し、この層間絶縁膜にコンタ
クト孔を開口する。続いて、スパッタ法によって全面に
Ａｌ膜を堆積し、このＡｌ膜を反応性イオンエッチング
によってパターニングすることにより、図２に示したよ
うな構造を有するＭＯＳトランジスタが完成する。
【００２０】尚、図４（ａ）では、シリコン窒化膜を堆
積してから、素子分離領域にフッ素を導入し、それか
ら、ゲート絶縁膜５３を形成している。しかし、この形
成順番に限られず、ゲート絶縁膜に先に形成し、その後
シリコン窒化膜を堆積してから、素子分離領域上部にフ
ッ素を導入してもかまわない。また、素子分離領域近傍
の素子領域にもフッ素を導入してもかまわない。
積してから、素子分離領域にフッ素を導入し、それか
ら、ゲート絶縁膜５３を形成している。しかし、この形
成順番に限られず、ゲート絶縁膜に先に形成し、その後
シリコン窒化膜を堆積してから、素子分離領域上部にフ
ッ素を導入してもかまわない。また、素子分離領域近傍
の素子領域にもフッ素を導入してもかまわない。
【００２１】次に、図５を参照して、図２に示すゲート
絶縁膜５３へのフッ素導入工程の第２実施形態について
説明する。
絶縁膜５３へのフッ素導入工程の第２実施形態について
説明する。
【００２２】まず、面方位（１００）、比抵抗４〜６Ω
ｃｍのp型シリコン基板５１上に、反応性イオンエッチ
ングにより、素子分離のための溝を形成する。続いて、
例えばＬＰ−ＴＥＯＳ膜を埋め込むことにより素子分離
領域５２を形成する。次いで、全面に厚さ１００ｎｍの
シリコン窒化膜を形成し、パターニングした後、例え
ば、加速電圧１０〜５０ｋｅＶ、ドーズ量１×１０13〜
１×１０16ｃｍ-2で、フッ素イオンを全面に注入する
（図５（ａ））。
ｃｍのp型シリコン基板５１上に、反応性イオンエッチ
ングにより、素子分離のための溝を形成する。続いて、
例えばＬＰ−ＴＥＯＳ膜を埋め込むことにより素子分離
領域５２を形成する。次いで、全面に厚さ１００ｎｍの
シリコン窒化膜を形成し、パターニングした後、例え
ば、加速電圧１０〜５０ｋｅＶ、ドーズ量１×１０13〜
１×１０16ｃｍ-2で、フッ素イオンを全面に注入する
（図５（ａ））。
【００２３】次に、例えば７５０℃、1気圧において、
酸素ガスと水素ガスの混合ガス中にシリコン基板５１を
晒してシリコン酸化膜を形成する。さらに例えば９００
℃において、窒素ガスで１０％に希釈した一酸化窒素ガ
ス（ＮＯ）あるいは一酸化二窒素ガス（Ｎ2Ｏ）中にシ
リコン酸化膜を晒すことにより、シリコン酸化膜中に窒
素原子が導入されたゲート絶縁膜５３を形成する（図５
（ｂ））。
酸素ガスと水素ガスの混合ガス中にシリコン基板５１を
晒してシリコン酸化膜を形成する。さらに例えば９００
℃において、窒素ガスで１０％に希釈した一酸化窒素ガ
ス（ＮＯ）あるいは一酸化二窒素ガス（Ｎ2Ｏ）中にシ
リコン酸化膜を晒すことにより、シリコン酸化膜中に窒
素原子が導入されたゲート絶縁膜５３を形成する（図５
（ｂ））。
【００２４】次いで、化学気相成長法によってポリシリ
コン膜を全面に堆積し、このポリシリコン膜をパターニ
ングしてゲート電極５４を形成する。続いて、例えば４
５０℃、圧力１０ｍＴｏｒｒ〜1気圧において、窒素ガ
スで希釈したＳｉＨ4ガスとＮＨ3ガスの混合ガスを用い
て、例えば５〜２００ｎｍのＣＶＤシリコン窒化膜５６
を堆積する。その後、加速電圧１０〜５０ｋｅＶ、ドー
ズ量１×１０13〜１×１０16ｃｍ-2で、フッ素イオンを
全面に注入する。さらに、例えば３００〜８５０℃の温
度で、１〜６０分間、シリコン基板を窒素ガス雰囲気中
に晒して、ＣＶＤシリコン窒化膜５６中に注入されたフ
ッ素原子および素子分離領域上部にドーピングされたフ
ッ素原子をゲート絶縁膜５３中に導入する（図５
（ｃ））。
コン膜を全面に堆積し、このポリシリコン膜をパターニ
ングしてゲート電極５４を形成する。続いて、例えば４
５０℃、圧力１０ｍＴｏｒｒ〜1気圧において、窒素ガ
スで希釈したＳｉＨ4ガスとＮＨ3ガスの混合ガスを用い
て、例えば５〜２００ｎｍのＣＶＤシリコン窒化膜５６
を堆積する。その後、加速電圧１０〜５０ｋｅＶ、ドー
ズ量１×１０13〜１×１０16ｃｍ-2で、フッ素イオンを
全面に注入する。さらに、例えば３００〜８５０℃の温
度で、１〜６０分間、シリコン基板を窒素ガス雰囲気中
に晒して、ＣＶＤシリコン窒化膜５６中に注入されたフ
ッ素原子および素子分離領域上部にドーピングされたフ
ッ素原子をゲート絶縁膜５３中に導入する（図５
（ｃ））。
【００２５】以後の工程は、通常のＭＩＳトランジスタ
の製造工程と同様である。すなわち、例えば加速電圧２
０ｋｅＶ、ドーズ量１×１０15ｃｍ-2で砒素のイオン注
入を行い、ソース領域・ドレイン領域を形成する。続い
て、化学気相成長法によって全面に層間絶縁膜となるＣ
ＶＤシリコン酸化膜を堆積し、この層間絶縁膜にコンタ
クト孔を開口する。続いて、スパッタ法によって全面に
Ａｌ膜を堆積し、このＡｌ膜を反応性イオンエッチング
によってパターニングすることにより、図１に示したよ
うな構造を有するＭＩＳトランジスタが完成する。
の製造工程と同様である。すなわち、例えば加速電圧２
０ｋｅＶ、ドーズ量１×１０15ｃｍ-2で砒素のイオン注
入を行い、ソース領域・ドレイン領域を形成する。続い
て、化学気相成長法によって全面に層間絶縁膜となるＣ
ＶＤシリコン酸化膜を堆積し、この層間絶縁膜にコンタ
クト孔を開口する。続いて、スパッタ法によって全面に
Ａｌ膜を堆積し、このＡｌ膜を反応性イオンエッチング
によってパターニングすることにより、図１に示したよ
うな構造を有するＭＩＳトランジスタが完成する。
【００２６】次に、図６を参照して、素子分離端近傍に
フッ素原子を導入するフッ素導入工程の第３の実施形態
について説明する。
フッ素原子を導入するフッ素導入工程の第３の実施形態
について説明する。
【００２７】図６は、nチャネルＭＯＳトランジスタの
奥行方向の断面図を示したものである。まず、面方位
（１００）、比抵抗４〜６Ωｃｍのp型シリコン基板５
１上に、ＣＶＤシリコン窒化膜５９を堆積した後でパタ
ーニングする。その後、例えば１２００℃の温度で、５
時間、酸素ガス中にさらして、素子分離のためのシリコ
ン熱酸化膜６０を形成する（図６（ａ））。
奥行方向の断面図を示したものである。まず、面方位
（１００）、比抵抗４〜６Ωｃｍのp型シリコン基板５
１上に、ＣＶＤシリコン窒化膜５９を堆積した後でパタ
ーニングする。その後、例えば１２００℃の温度で、５
時間、酸素ガス中にさらして、素子分離のためのシリコ
ン熱酸化膜６０を形成する（図６（ａ））。
【００２８】次に、加速電圧１０〜５０ｋｅＶ、ドーズ
量量１×１０13〜１×１０16ｃｍ-2で、フッ素イオンを
全面に注入する。その後、例えば７５０℃、１気圧にお
いて、酸素ガスと水素ガスの混合ガス中にシリコン基板
５１を晒してシリコン酸化膜を形成する。さらに例えば
９００℃において、窒素ガスで１０％に希釈した一酸化
窒素ガス（ＮＯ）あるいは一酸化二窒素ガス（Ｎ2Ｏ）
中にシリコン酸化膜を晒すことにより、シリコン酸化膜
中に窒素原子が導入されたゲート絶縁膜５３を形成する
（図６（ｂ））。
量量１×１０13〜１×１０16ｃｍ-2で、フッ素イオンを
全面に注入する。その後、例えば７５０℃、１気圧にお
いて、酸素ガスと水素ガスの混合ガス中にシリコン基板
５１を晒してシリコン酸化膜を形成する。さらに例えば
９００℃において、窒素ガスで１０％に希釈した一酸化
窒素ガス（ＮＯ）あるいは一酸化二窒素ガス（Ｎ2Ｏ）
中にシリコン酸化膜を晒すことにより、シリコン酸化膜
中に窒素原子が導入されたゲート絶縁膜５３を形成する
（図６（ｂ））。
【００２９】次いで、化学気相成長法によってポリシリ
コン膜を全面に堆積し、このポリシリコン膜をパターニ
ングしてゲート電極５４を形成する。続いて、例えば４
５０℃、圧力１０ｍＴｏｒｒ〜1気圧において、窒素ガ
スで希釈したＳｉＨ4ガスとＮＨ3ガスの混合ガスを用い
て、例えば５〜２００ｎｍのＣＶＤシリコン窒化膜５６
を堆積する。その後、加速電圧１０〜５０ｋｅＶ、ドー
ズ量量１×１０13〜１×１０16ｃｍ-2で、フッ素イオン
を全面に注入する。さらに、例えば３００〜８５０℃の
温度で、１〜６０分間、シリコン基板を窒素ガス雰囲気
中に晒して、ＣＶＤシリコン窒化膜５６中に注入された
フッ素原子および素子分離領域上部にドーピングされた
フッ素原子をゲート絶縁膜５３中に導入する（図６
（ｃ））。
コン膜を全面に堆積し、このポリシリコン膜をパターニ
ングしてゲート電極５４を形成する。続いて、例えば４
５０℃、圧力１０ｍＴｏｒｒ〜1気圧において、窒素ガ
スで希釈したＳｉＨ4ガスとＮＨ3ガスの混合ガスを用い
て、例えば５〜２００ｎｍのＣＶＤシリコン窒化膜５６
を堆積する。その後、加速電圧１０〜５０ｋｅＶ、ドー
ズ量量１×１０13〜１×１０16ｃｍ-2で、フッ素イオン
を全面に注入する。さらに、例えば３００〜８５０℃の
温度で、１〜６０分間、シリコン基板を窒素ガス雰囲気
中に晒して、ＣＶＤシリコン窒化膜５６中に注入された
フッ素原子および素子分離領域上部にドーピングされた
フッ素原子をゲート絶縁膜５３中に導入する（図６
（ｃ））。
【００３０】以上のような手法に従って、素子領域端近
傍に高濃度にフッ素原子を導入することができる。
傍に高濃度にフッ素原子を導入することができる。
【００３１】なお、本実施形態では、ゲート絶縁膜とし
てシリコン酸化膜および窒素を含有するシリコン酸化膜
を例にあげたが、これに限定されるものではなく、シリ
コン窒化膜でもよい。また、マイクロ波やレーザーで活
性化した酸素を用いて形成された酸化膜等を用いてもよ
く、さらに高誘電体膜を用いてもよい。
てシリコン酸化膜および窒素を含有するシリコン酸化膜
を例にあげたが、これに限定されるものではなく、シリ
コン窒化膜でもよい。また、マイクロ波やレーザーで活
性化した酸素を用いて形成された酸化膜等を用いてもよ
く、さらに高誘電体膜を用いてもよい。
【００３２】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。
【００３３】本発明によれば、素子領域の中央付近に対
応した領域よりも、素子分離領域端付近に対応した領域
に、より多くのハロゲン元素を導入することができるの
で、素子分離領域端近傍から起こるゲート絶縁膜の絶縁
破壊が起こり始めるまでの時間を長くすることができ
て、結果として、ゲート絶縁膜の絶縁破壊までの寿命を
長くすることができる。
応した領域よりも、素子分離領域端付近に対応した領域
に、より多くのハロゲン元素を導入することができるの
で、素子分離領域端近傍から起こるゲート絶縁膜の絶縁
破壊が起こり始めるまでの時間を長くすることができ
て、結果として、ゲート絶縁膜の絶縁破壊までの寿命を
長くすることができる。
【００３４】
【発明の効果】本発明によれば、高い絶縁破壊耐性を維
持したまま、寿命劣化を防ぐことが可能な半導体装置を
提供できる。
持したまま、寿命劣化を防ぐことが可能な半導体装置を
提供できる。
【図１】 ゲート絶縁膜が絶縁破壊を起こす過程を調べ
る実験モデルの概略図。
る実験モデルの概略図。
【図２】 第１の実施形態に係るnチャネルＭＩＳトラ
ンジスタの断面構成を示す図。
ンジスタの断面構成を示す図。
【図３】 図２に示すnチャネルＭＩＳトランジスタの
奥行方向の断面図。
奥行方向の断面図。
【図４】 図２に示すゲート絶縁膜へのフッ素導入工程
を示す断面概略図。
を示す断面概略図。
【図５】 図２に示すゲート絶縁膜へのフッ素導入工程
の第２実施形態を示す断面概略図。
の第２実施形態を示す断面概略図。
【図６】 素子分離端近傍にフッ素原子を導入するフッ
素導入工程の第３の実施形態を示す断面概略図。
素導入工程の第３の実施形態を示す断面概略図。
１ 破壊初生点 ２ 絶縁破壊点 ３ 絶縁膜 ４ 素子分離領域 ５１ シリコン基板 ５２ 素子分離領域 ５３ ゲート絶縁膜 ５４ ゲート電極 ５５ 拡散層（ソース・ドレイン領域） ５６，５９ ＣＶＤシリコン窒化膜 ５７ 層間絶縁膜 ５８ 配線 ６０ 素子分離のためのシリコン熱酸化膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA13 AA34 AA44 BA01 CA17 DA44 DA48 DA53 DA57 DA74 5F040 DA19 DC01 EC07 ED00 ED03 EE05 EK00 EK01 EK05 EL02 FA04 FA07 FC10 FC11 FC15 FC16 5F048 BA01 BB05 BF02 BG01 BG12 BG13 DA19 DA27 5F058 BA01 BC02 BF55 BF59 BF63 BH15 BJ01 BJ10
Claims (6)
- 【請求項１】 半導体基板に形成された素子領域と、 前記素子領域上に形成された絶縁膜と、前記絶縁膜上に
形成された導電層を有し、 前記絶縁膜には前記導電層と前記素子領域の間に挟まれ
た挟み領域があり、 前記挟み領域の端部のハロゲン元素濃度が前記挟み領域
の中央部のハロゲン元素濃度よりも高い半導体装置。 - 【請求項２】 前記端部は前記挟み領域の端から２００
ｎｍ以内の領域である請求項１記載の半導体装置。 - 【請求項３】 前記端部のハロゲン元素濃度は１×１０
20ｃｍ-3以上１×１０21ｃｍ-3以下であり、前記中央部
のハロゲン元素濃度は１×１０20ｃｍ-3未満である請求
項１記載の半導体装置。 - 【請求項４】 前記ハロゲン元素がフッ素である請求項
１記載の半導体装置。 - 【請求項５】 半導体基板に、素子領域を囲み、ハロゲ
ン元素を含有する第１絶縁膜を形成する工程と、 前記素子領域上に第２絶縁膜を形成する工程と、 前記第１絶縁膜から前記第２絶縁膜にハロゲン元素を拡
散させる工程と、 前記素子領域上に導電層を形成する工程を備える半導体
装置の製造方法。 - 【請求項６】 第１領域とこの第１領域と接する第２領
域を有する半導体基板の前記第１及び第２領域上に絶縁
膜を形成する工程と、 前記第１領域上の絶縁膜に前記ハロゲン元素を導入する
工程と、 前記第１領域上の絶縁膜から前記第２領域上の絶縁膜に
前記ハロゲン元素を拡散させる工程と、 前記第２領域上に導電層を形成する工程を備える半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27400699A JP2001102571A (ja) | 1999-09-28 | 1999-09-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27400699A JP2001102571A (ja) | 1999-09-28 | 1999-09-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001102571A true JP2001102571A (ja) | 2001-04-13 |
Family
ID=17535648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27400699A Pending JP2001102571A (ja) | 1999-09-28 | 1999-09-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001102571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977205B2 (en) | 2003-09-19 | 2005-12-20 | Oki Electric Industry Co., Ltd. | Method for manufacturing SOI LOCOS MOSFET with metal oxide film or impurity-implanted field oxide |
| JP2016096200A (ja) * | 2014-11-13 | 2016-05-26 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1999
- 1999-09-28 JP JP27400699A patent/JP2001102571A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977205B2 (en) | 2003-09-19 | 2005-12-20 | Oki Electric Industry Co., Ltd. | Method for manufacturing SOI LOCOS MOSFET with metal oxide film or impurity-implanted field oxide |
| JP2016096200A (ja) * | 2014-11-13 | 2016-05-26 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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