KR100505857B1 - Ｐｅｃｖｄ 질화막/옥시니트라이드막내로의 인 주입에의한 비 휘발성 메모리셀의 전하 손실 감소 - Google Patents

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Abstract

반도체 기판(402)에 형성되며, 수소 함량이 낮은 장벽층 (432)이 상부에 형성된 반도체 디바이스 (400)를 기술한다. 장벽층 (432)에는 인 이온 (429)이 주입된다. 반도체 디바이스 (400)는 장벽층 (432)하부에 형성되는 수소 게터층 (424)을 갖는다. 장벽층 (432)은 고온 PECVD 질화막, 고온 PECVD 옥시니트라이드 막 또는 고온 LPCVD 질화막으로 된다. 수소 게터 층 (424)은 두께가 1000 - 2000Å인 P-도핑 막이며, PSG, BPSG, PTEOS가 증착된 산화물층 또는 BPTEOS가 증착된 산화물층이다. 상호접속부 (438)가 텅스텐 상감 공정으로 형성된다.

Description

ＰＥＣＶＤ 질화막/옥시니트라이드막내로의 인 주입에 의한 비 휘발성 메모리셀의 전하 손실 감소{REDUCTION OF CHARGE LOSS IN NONVOLATILE MEMORY CELLS BY PHOSPHORUS IMPLANTATION INTO PECVD NITRIDE/OXYNITRIDE FILMS}
본 발명은 일반적으로 인이 주입된 장벽층들을 가지는 비휘발성 메모리 디바이스들의 전하 손실을 감소시킨 고성능 반도체 디바이스들에 관한 것이다. 더 자세히 말하자면, 본 발명은 인이 주입된 장벽층과 그 하부에 수소 게터층이 형성된 고성능 반도체 디바이스들에 관한 것이다.
반도체 기술은 집적회로(Integrated Circuit)들의 속도 향상과 상기 집적회로들을 구성하는 소자들의 고집적화라는 두가지 요건을 특징적으로 지닌다. 따라서, 상기 두가지 반도체 설계 엔지니어들이 MOSFET들과 휘발성 및 비휘발성 메모리 디바이스같은 다른 반도체 디바이스들을 설계 및 제조하는데 있어 두가지 주된 과제가 되고 있다. 집적회로들에서의 소자들의 밀도 증대는 채널 길이들과 폭들을 보다 작게 사용해야함을 의미한다. 반도체 디바이스들의 면적이 줄어듬에 따라, MOSFET 디바이스들을 위한 종래 "긴 채널(Long-Channel)' 성능 모델들은 채널 길이(L) 또는 게이트산화물층의 두께(Tox)가 감소할 경우 IDSAT가 증가될 수 있음을 예측했다. 그러나, MOSFET 디바이스들의 크기를 대략 2㎛ 이하로 줄였을때, 기존의 긴 채널 모델에서는 예측되지 못한 효과들이 관측되었으며, 그 예측되지 못한 효과는 그 후 "짧은 채널(Short-Channel)"효과라 불리어지게 되었다.
MOSFET들의 면적이 계속해서 줄어듬에 따라, 짧은 채널효과에 관계되는 문제점들이 다음 두가지의 일반적 카테고리로 분류되는바, (1) MOSFET가 오프 되었을때, 누설 전류의 증가 문제와 (2) 짧은 채널 길이와 그리고 얇은 게이트산화물층 디바이스 구조들에 관계되는 신뢰성 저하 문제가 그것이다.
채널길이가 짧고 게이트 산화물층이 얇은 MOSFET들에서 야기되는 신뢰성 문제들중 일부 문제들로서 (1) 얇은 게이트 산화물층의 붕괴, (2) 핫 캐리어 (hot-carrier)효과로 인한 디바이스의 특성 저하, (3)MOSFET들 간의 상호접속(Interconnection)에 관계되는 신뢰성 문제,(4)국부적 상호접속(Local Interconnection)들에 관계되는 신뢰성 문제들이 포함된다. MOSFET들 외에 다른 반도체 디바이스들에 관계되는 주된 문제들중 하나는 비 휘발성 메모리셀들에서 고온 데이터 보존에 있어서의 문제이다. 특히 관심을 끄는 두개의 문제는 비 휘발성 메모리셀에서 핫캐리어 효과로 인한 디바이스 특성의 저하와 고온에서 데이터 보존성 취약이다.
상기한 바와 같이 EPROM, FLASH EPROM 및 E2PROM과 같은 비 휘발성 메모리셀 어레이들은 고온에서 데이터 보존성 문제들이 관찰되어져 왔다. 고온에서 데이터 보존성이 나쁜 이유로는 이동 수소전자들이 비 휘발성 메모리셀의 부동 게이트로 확산하면서 부동게이트 상의 전하 손실을 야기하기 때문인 것으로 알려져 있다.
크기가 줄어든 메모리셀과 고성능 로직회로들은 경계가 없는 콘택 및 국부적상호접속의 이용을 필요로 한다. 경계가 없는 콘택들과 국부적 상호접속들은 식각방지막이나 확산방지막 같은 장벽층의 사용을 요한다. 종래에는 저온, 트랜치 격리기술과 함께 0.25㎛ 채널 씨모스를 위한 상감법을 사용한 텅스텐 국부 상호접속 기술이 개발되었다. 종래기술에 의한 구조의 하나로 1994년 VMIC 컨퍼런스의 J.Givens, S.Geissler, O.Cain, W.Clark, C. Koburger, J.Lee 에 이해 발표된 "STI(Shallow Trench Isolation)기술을 이용한 0.25㎛ 채널 씨모스 로직기술에서의 저온 국부 상호접속 공정"이 있다.
그러나, 상기 종래기술은 수소를 다량 함유한 질화막들을 이용하고 있다. 다량의 수소함유는 1980년 IEEE의 R.C.Sun, J.T.Clemens와 J.T.Nelson이 발표한 "질화막 캡슐화(Encapsulation)가 MOS 디바이스 안정성에 미치는 영향"이라는 논문에 서술된 바와 같은 문제들을 유발한다. 상기 문서는 플라즈마 증착방식으로 형성된 질화막들로 캡슐화된 MOS 트랜지스터들에서 새로운 드레시홀드 불안정 현상(Threshold instability phenomenon)이 발견되었다고 서술하고 있고, 질화막들 내부 수소의 화학적 반응에 의해 상기 불안정성을 나타내기위한 연이은 실험들이 서술되어 있다. 또한, 상기 문서는 채널영역에서의 표면상태 및 고정전하들의 구조는 접점에서 수소가 제공하는 핫캐리어들의 상호작용에 기인하고, 그것이 불안정함을 유발하는 기본 절차라고 가정했다.
그러므로, 적은 수의 자유 수소를 가지는 반도체 디바이스들과 이와 같이 적은 수의 수소만 포함하는 반도체 디바이스들을 제조하는 방법들이 필요로 된다.
본 출원에 반영되어 상세한 설명 부분을 구성하는 첨부 도면들이 본 발명을 예시하며, 상세한 설명과 함께 본 발명의 원리들을 설명하는 역할을 한다. 도며에서,
도 1A ∼ 1D는 부동게이트, 게이트 보호 산화물층과 장벽층을 가지는 종래 기술의 반도체 디바이스의 일부를 보인 것으로, 도 1A ∼ 1D는 또한 반도체 디바이스 제조 방법에서의 선택된 단계를 예시한 것이다.
도 2A ∼ 2E는 부동게이트, 게이트 보호 산화물층과 장벽층을 가지는 본 발명에 따라 제조되는 반도체 디바이스의 일부를 보인 것으로, 상기 도 2A ∼ 2E는 또한 반도체 디바이스 제조 방법에서의 선택된 제조 단계들을 예시한 것이다.
도 3A ∼ 3I는 텅스텐 상감 국부 상호접속 (L1)과, 게이트 보호 산화물층의 제거로 반도체 기판상에 형성된 살리사이드층들 및 국부 상호접속용 장벽층을 가지는 종래 기술에 따른 반도체 디바이스의 일부를 보인 것으로, 상기 도 3A ∼ 3I는 또한 반도체 디바이스 제조 방법에서의 선택된 제조 단계들을 예시한 것이다.
도 4A ∼ 4L은 텅스텐 상감 국부 상호접속 (L1) 또는 소스 또는 드레인 전극에 연결하는 상호접속을 가지는 본 발명에 따른 반도체 디바이스의 일부를 보인 것으로, 상기 도 4A ∼ 4L은 또한 반도체 디바이스 제조 방법에서의 선택된 제조 단계들을 예시한 것이다.
도 5A ∼ 5J는 텅스텐 상감 국부 상호접속 (LI), 또는 소스 또는 드레인 전극에의 상호접속 (L1)을 가지는 본 발명에 따른 반도체 디바이스의 일부를 보인 것으로, 상기 도 5A ∼ 5J은 또한 반도체 디바이스 제조 방법에서의 선택된 제조 단계들을 예시한 것이다.
도 6은 인 이온들을 다양하게 주입하여 제조한 디바이스들의 실험적 측정결과를 보인 다이어그램.
본 발명은 인 이온이 주입된 장벽층이 자체에 형성된 반도체 디바이스들에 관한 것이다. 상기 장벽층은 고온 PECVD 실리콘 질화막, 고온 PECVD 실리콘 옥시니트라이드 막, 또는 고온 LPCVD 질화막으로 된다.
본 발명은 또한 상기 장벽층 하부에 수소 게터층을 형성한 반도체 디바이스들에 관한 것이다. 상기 수소 게터층은 PSG층, BPSG층, PTEOS 증착 산화물층또는 CPTEOS 증착 산화물층을 포함하는 군에서 선택된다 또한, 상기 수소 게터층의 두께는 대략 1000∼2000Å이다.
또한, 본 발명은 상감법을 사용한 텅스텐 상호접속들을 가진 반도체 디바이스들에 관한 것이다.
본 발명은 또한 장벽층을 가지는 반도체 디바이스들의 제조방법을 제공한다. 상기 장벽층에는 인 이온을 주입한다. 또한 상기 장벽층은 고온 PECVD 실리콘 질화막, 고온 PECVD로 실리콘 옥시니트라이드막및 고온 LPCVD 실리콘 질화막을 포함하는 군으로 부터 선택된다.
본 발명의 방법은 상기 장벽층의 하부에 수소 게터층을 형성하는 단계를 포함한다. 상기 수소 게터층은 PSG층, BPSG층, PTEOS 증착 산화물층 또는 BPTEOS 증착 산화물층을 포함한 군으로 부터 선택된다. 상기 수소 게터층의 두께는 대략 1000∼2000Å이다.
본 발명은 첨부 도면을 참조로한 다음의 상세한 설명으로 부터 잘 이해된다. 다음의 상세한 설명으로부터 당업자에게 잘 이해될 수 있는바와 같이, 본 발명의 실시예들은 단지 본 발명을 수행하기 위한 최상의 실시예만을 예시하여 설명된다. 잘 알 수 있는 바와같이, 본 발명은 다른 실시예들로도 구현될 수 있으므로 이의 여러가지 세부 사항들은 본 발명의 범주를 벗어남이 없이 다양한 명확한 양상들에서 변형될 수 있다. 따라서, 도면 및 상세한 설명은 제한 목적이 아닌 본 발명의 예시를 위한 목적에서 제시되는 것이다.
이제, 본원을 실시하는데 있어 현재 본원의 발명자들에 의해 꾀해진 베스트 모드 (best mode)를 예시하는 본 발명의 특정 실시예에 관하여 상세히 설명하기로 한다.
도 1A ∼ 1D는 종래 기술에 따라 형성된 부동게이트를 가지는 반도체 디바이스(100)의 구조와 그 제조 방법에 있어서의 선택된 단계를 보인 것이다. 상기 디바이스는 예컨대 비 휘발성 메모리 셀등에 사용될 수 있다. 도면들에 있어서 동일 구성요소들에 대해서는 동일 도면부호로 표시했다. 도 1A는 반도체기판(102) 상에 형성된 프로그램 접합영역(104)을 가진 반도체기판(102)을 보인 것이다. 부동 게이트(106)는 게이트 산화물층(108)에 의해 상기 프로그램 접합영역(104)과 분리되어 있다. 측벽 스페이서(110,112)가 부동게이트(106)의 각 측면에 형성된다.
도 1B는 도 1A에 보인 반도체 디바이스(100)의 상부에 게이트 보호 산화물층 (114)이 얇게 형성한 것을 보인것이다. 종래 기술에서 이용되는 상기 게이트 보호 산화물층(114)은 약 300Å의 두께를 가진 도핑되지 않은 산화물층이며, 후속 공정에서 그 디바이스 부분들이 살리사이드(자기-정렬 실리사이드)층을 형성하는 것을 방지하는데 이용된다. 상기 게이트 보호 산화물층(114)은 116 과 118에서 에칭을 통해 제거되어, 게이트 보호 산화물층에 의해 보호되지 않는 선택된 영역에 살리사이드 층들이 형성되게 된다.
도 1C는 살리사이드층들(120,122)이 형성된, 도 1B에 보인바와 같은 반도체 디바이스(100)를 도시한 것이다. 상기 살리사이드층들은 전형적으로 티타늄 살리사이드(TiSi2)나 코발트 살리사이드(CoSi2)로 형성된다.
도 1D는 도1B에 장벽층(124)이 형성된 반도체 디바이스(100)를 도시한 것이다. 종래 기술에서 상기 장벽층(124)은 전형적으로 플라즈마 증착 실리콘 옥시니트라이드 또는 질화물로 형성된다. 상기 층을 형성하는 공정은 약 400℃에서 프라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition) 공정을 이용한다.
도 2A ∼ 2E는 본 발명에 따른 사실상 수소가 없는 부동게이트를 가지는 반도체 디바이스의 구조 및 그 제조방법에서의 선택된 제조 단계를 보인 것이다. 도면들에서 종일 구성요소들은 동일 부호로 표시했다. 도 2A는 반도체기판(202) 상에 프로그램 접합영역(204)이 형성된 반도체기판(202)을 보인 것이다. 부동 게이트(206)는 게이트 산화물층(208)에 의해 상기 프로그램 접합영역(204)과 분리되어 있다. 측벽 스페이서들(210,212)은 부동게이트(206)의 각 측면에 형성된다.
도 2B는 도2A에 수소 게터층(214)이 형성된 반도체 디바이스(200)를 도시한 것이다. 상기 수소 게터층(214)은 PSG(PhosphoSilicate Glass)막, BPSG(BoroPhosphoSilicate Glass)막, PTEOS(Phosphorus doped TetraEthyl OrthoSilicate) 증착 산화막, BPTEOS(BoroPhosphorus doped TetraEthyl OrthoSilicate) 증착 산화막과 같은 도핑된(인이 도핑된)막으로 형성한다. 상기 수소 게터층(214)의 목적은 상기 반도체 디바이스(200)로 부터의 모든 이동 수소 이온들을 게터링 하는 것이다. 이때, 상기 수소 게터층(214)은 1000∼2000Å의 두께로 형성하는 것이 바람직하다. 또한, 도시한 바와 같이 상기 수소 게터층(214)은 216과 218에서 에칭을 통해 제거되어, 수소 게터층 (214)에 의해 보호되지 않는 영역에 살리사이드층이 형성되게 된다.
도 2C는 도 2B에 살리사이드층들(220,222)을 형성한 반도체 디바이스(200)를 보인 것이다. 상기 살리사이드층들은 일반적으로 티타늄 실리사이드(TiSi2)나 코발트 실리사이드(CoSi2)로 형성된다. 살리사이드 형성방법은 당 업계에서 공지된 일반적인 사항이므로 이하 논외로 한다.
도 2D는 도 2C에서 장벽층(224)을 형성한 반도체 디바이스(200)를 보인 것이다. 상기 장벽층(224)은 고온(500℃이상)에서 형성되며, 전형적으로 PECVD 질화물 또는 옥시니트라이드 막 또는 LPCVD 질화막으로 된 층이다. 이때, 상기 장벽층(224)은 식각방지막으로 사용되면서, 증착된 막에서의 수소 성분을 최소화 하는데 사용된다.
도 2E는 도 2D에서 보인 상기 반도체 디바이스(200)상에 화살표들(226)로 나타낸 인의 주입공정을 보인 것이다. 상기 인의 주입에서 그 이온들의 농도는 1×1014/㎝2에서 1×1016/㎝2이고, 주입 에너지는 대략 25KeV에서 35KeV이다. 장벽층을 형성하기 위한 바람직한 이온 주입 변수들로써 두께는 대략 800Å이고, 이온의 농도는 1×1016/㎝2이고, 주입 에너지는 35KeV이다. 이때, 상기 이온주입의 열처리는 800℃에서 급속 열처리(RTA)공정을 이용하는 것이 바람직하다.
도 3A ∼ 3I는 종래 제조방법에 따라 형성된 반도체 디바이스(300)의 구조와 그 제조 방법의 선택된 제조단계를 보인 것이다. 도면들에서 동일 구성요소들은 동일 부호로 표시했다. 도 3A ∼ 3I에서 보인 디바이스(300)는 일반적으로 도 1A ∼ 1D를 통해 논의한 반도체 디바이스(100) 등의 다른 반도체 디바이스들을 포함하는 단일칩에 동시에 제조된다는 것을 유의해야 한다. 도 3A는 트랜치 격리 영역들(304,306)이 형성된 반도체기판(302)을 가진 반도체 디바이스(300)의 일부를 보인 것이다. 상기 트랜치 격리영역들(304,306)은 국부 산화(LOCOS)공정으로 형성된 필드 산화영역들로도 형성될 수 있다. 또한, 상기 반도체 디바이스(300)는 게이트(308)를 가지고 있는데, 일반적으로 폴리실리콘 게이트이며, 이는 상기 게이트(308)의 각 측면에 형성된 측벽 스페이서들(312,314)과 게이트 산화물층(310)에 의해 반도체 기판(302)과 분리되어 있다. 상기 반도체 기판(302)에는 저농도로 도핑된 드레인(Light Doped Drain)영역들(316,318)이 형성된다. 상기 저농도로 도핑된 드레인 영역들(316,318)은 일반적으로 상기 반도체디바이스(300)를 마스킹하고, 상기 반도체 기판(302)상에 이온들을 선택적으로 주입함으로써 형성된다. 상기 저농도로 도핑된 드레인영역들(316,318)을 형성하기위해 주입한 인 이온들의 농도는 1×1013/㎝2이다. 상기 저농도로 도핑된 드레인영역들(316,318)의 형성은 일반적으로 측벽 스페이서들(312,314)을 형성하기 전에 실시한다. 이온주입 방법은 당 업계에서 공지된 일반적인 사항이므로 논외로 한다.
도 3B는 도 3A에서 보인 반도체 기판(302) 상에 소스영역(320)과 드레인영역(322)를 형성한 종래 반도체 디바이스(300)를 도시한 것이다. 상기 소스/드레인영역들(320,322)은 적당한 이온들을 주입하는 일반적인 방법으로 형성된다. 이온주입으로 반도체 디바이스 상에 소스/드레인 영역을 형성하는 방법은 당 업계에서 공지된 일반적인 사항이므로 논외로 한다. 상기 소스/드레인영역들(320,322)을 형성하기위해 주입하는 이온들의 농도는 저농도로 도핑된 드레인영역들(316,318)을 형성하기 위해 주입한 이온들의 농도보다 진하므로, 상기 저농도로 도핑된 드레인영역들(316,318)은 도시한 바와 같이 소스/드레인영역들(320,322)에 포함된다. 상기 소스/드레인영역들(316,318)을 형성하기위해 주입하는 이온들의 농도는 1×1015/㎝2이다. 상기 저농도로 도핑된 드레인영역들 및 소스/드레인영역들을 형성하기위해서 동일한 이온들을 주입할 수 있다는 것을 유의해야 한다.
도 3C는 도 3B에서 보인 반도체 디바이스(300) 상부 전면에 게이트 보호 산화물층(324)을 형성한 종래 반도체 디바이스(300)를 보인 것이다. 종래 기술에서 상기 게이트 보호 산화물층(324)의 두께는 일반적으로 300Å이다. 상기 게이트 보호 산화물층(324)의 목적은 제조 공정상 후속 공정인 살리사이드층 형성공정에서 반도체 디바이스(300) 상의 선택된 영역들을 보호하는 것이다. 그리고, 도 3A ∼ 3I에 보인 반도체 디바이스(300)는 전체디바이스의 일부만을 나타낸 것으므로 상기 게이트 보호 산화물층(324)은 전체디바이스의 상부 전면에 형성되는 것으로 간주해야 한다.
도 3D는 도 3C에서 보인 반도체 디바이스(300)에서 상기 게이트 보호 산화물층(324)을 제거한 후의 모습을 나타낸 것이다.
도 3E는 도 3D에서 보인 반도체 디바이스(300)의 소스영역(320) 상에 살리사이드층(326)을, 드레인영역(322) 상에 살리사이드층(328)을, 게이트영역(308) 상에 살리사이드층(330)을 형성한 종래 반도체 디바이스(300)를 보인 것이다. 상기 살리사이드는 일반적으로 티타늄 실리사이드(TiSi2)나 코발트 실리사이드(CoSi2)로 형성되고, 그 형성방법은 당 업계에서 공지된 일반적인 사항이므로 이하 논외로 한다.
도 3F는 도 3E에서 보인 반도체 디바이스(300)의 상부전면에 장벽층(332)을 형성한 종래 반도체 디바이스(300)을 보인 것이다. 상기 장벽층(322)은 전형적으로 프라즈마 실리콘 옥시니트라이드 또는 질화막으로 형성되며, 이는 산화물층 식각에 적용되는 전형적인 식각 물질들로부터 반도체 디바이스의 특성을 보호하는데 사용된다.
도 3G는 도 3F에서 보인 반도체 디바이스(300) 상부에 절연층(334)을 형성하고, 이를 선택적으로 식각하여 개구영역(336)의 하부 디바이스가 선택적으로 드러나도록 한 종래 반도체 디바이스(300)를 보인 것이다. 상기 개구영역(336)은 상기 절연층(334)을 반도체 디바이스(300) 상부 전면에 증착한 후 상기 반도체 디바이스(300) 하부층의 일부 영역들이 드러나도록 이를 선택적으로 식각한다. 일반적으로 상기 절연층을 식각하는 데 사용하는 물질은 C4F8 또는 C4F8과 CH3F의 혼합물이다. 상기 장벽층(332)의 목적은 상기 절연층을 식각하는 과정에서 그 식각물질들에 의한 절연층 하부 물질의 식각을 방지하는 것이다. 상기 절연층(334)의 목적은 디바이스(300)의 하부 일부영역들의 물질을 절연층(334) 상부에 형성될 수도 있는 소자들과 전기적으로 절연하는 것이다. 도시한 바와 같이 개구영역(336)은 디바이스(300) 하부의 선택된 영역들과 상기 절연영역(334)상에 형성될 모든 디바이스의 선택된 영역들과의 전기적인 접속을 가능하게 한다.
도 3H는 상기 개구영역(336)에 의해 드러난 장벽층(332)을 식각하여 제거한 것을 보인 것이다. 상호접속들을 형성하는 공정은 당 업계에서 잘 알려진 바와 같이 두 공정으로 이루어진다. 제 1공정에서 절연층(334)의 선택된 영역들을 식각한다. 장벽층(332)은 상기 절연층(334)을 식각하는 식각물질들로부터 장벽 물질 하부가 식각되는 것을 방지한다. 절연층의 식각 후에 하부 물질의 선택된 영역들이 드러나도록 그 부분의 장벽 물질을 식각한다. 상기 장벽층(332)은 일반적으로 CH3F 와 O2의 혼합물같은 식각물질로 식각된다. 도 3H는 상기 개구영역(336)의 표면에 티타늄질화막 또는 티타늄과 티타늄질화막의 조합막 같은 접착층(337)을 형성한 것을 보인 것이다.
도 3I는 상기 개구영역(336)의 표면에 접착층(337)을 형성한 후 개구영역(336)을 도전성 물질(338)로 채운 반도체 디바이스(300)를 보인다. 상기 반도체 디바이스(300)는 일반적으로 상기 상호접속 물질(338)을 형성한 후 이를 평탄화 함으로써 그 상부에 형성될 다음 층이 평탄한 표면상에 형성될 수 있도록 한다. 상기 상호접속 물질들은 텅스텐과 같은 도전성 물질들이다. 상기 상호접속은 도 3A ∼ 3I를 통해 도시하고, 설명한 바와 같이 게이트(308)와 드레인영역(332)을 전기적으로 연결한다. 상기 드레인영역(332)은 소스영역이 될 수 있으며, 상기 게이트 또한 디바이스의 소스영역과 전기적으로 접속할 수 있다는 것은 당 업계의 일반적인 기술로 간주되어야 한다. 또한, 반도체 디바이스상의 동일 디바이스 혹은 서로 다른 디바이스들 간의 어떠한 구성요소들의 조합 간 전기적 연결도 가능한 것으로 간주되어야 한다. 절연층을 형성하고, 이를 선택적으로 식각하여 개구영역을 형성한 후 상기 개구 영역을 도전성 물질로 채우는 일련의 공정은 당 업계에서 상감법으로 알려져 있다는 것을 유념하기 바란다.
도 4A ∼ 4I는 본 발명에 따라 살리사이드층들을 가지는 반도체 디바이스(400)를 제조하는 방법 및 그 구조를 나타낸 것이다. 도면들에서 동일 구성요소들에 대해서는 도일 부호로 표시했다. 상기 반도체 디바이스(400)는 반도체 칩의 일부로써 제조되어질 수 있으며, 도 2A ∼ 2E를 통해 설명한 반도체 디바이스(200)를 포함하는 단일 반도체 칩으로도 제조될 수 있다는 것을 유념해야 한다.
4A는 트랜치 격리영역들(404,406)이 형성된 반도체기판(402)을 가진 반도체 디바이스(400)의 일부를 보인 것이다. 상기 트랜치 격리영역들(404,406)은 국부산화공정으로 형성된 필드 산화영역들로도 형성될 수 있다. 또한, 상기 반도체 디바이스(400)는 게이트(408)를 가지고 있는데, 일반적으로 폴리실리콘 게이트이며, 이는 상기 게이트(408)의 각 측면에 형성된 측벽 스페이서들(412,414)과 게이트 산화물층(410)에 의해 반도체 기판(402)과 분리되어 있다. 상기 반도체 기판(402)에는 저농도로 도핑된 드레인영역들(416,418)이 형성된다. 상기 저농도로 도핑된 드레인영역들(416,418)은 일반적으로 상기 반도체디바이스(400)를 마스킹하고, 상기 반도체 기판(402)상에 이온들을 선택적으로 주입함으로써 형성된다. 또한, 상기 저농도로 도핑된 드레인영역들(416,418)의 형성은 일반적으로 측벽 스페이서들(412,414)을 형성하기 전에 실시한다. 상기 저농도로 도핑된 드레인영역(416,418)을 형성하기위해 주입한 인 이온들의 농도는 1×1013/㎝2이다. 이온주입 방법은 당 업계에서 공지된 일반적인 사항이므로 논외로 한다.
도 4B는 도 4A에서 보인 반도체 기판(402) 상에 소스영역(420)과 드레인영역(422)를 형성한 반도체 디바이스(400)를 보인 것이다. 상기 소스/드레인영역들(420,422)은 적당한 이온들을 주입하는 일반적인 방법으로 형성되며, 이온주입으로 반도체 디바이스 상에 소스/드레인 영역들을 형성하는 방법은 당 업계에서 공지된 일반적인 사항이므로 논외로 한다. 상기 소스/드레인영역들(420,422)을 형성하기위해 주입하는 이온들의 농도는 저농도로 도핑된 드레인영역들(416,418)을 형성하기 위해 주입한 이온들의 농도보다 진하므로, 상기 저농도로 도핑된 드레인영역들(416,418)은 도시한 바와 같이 소스/드레인영역들(420,422)에 포함된다. 상기 소스/드레인영역들(416,418)을 형성하기위해 주입하는 이온들의 농도는 1×1015/㎝2이다. 상기 저농도로 도핑된 드레인영역들 및 소스/드레인영역들을 형성하기위해서 동일한 이온들을 주입할 수 있다는 것을 유의해야 한다.
도 4C는 도 4B에서 보인 디바이스(400)의 상부 전면에 수소 게터층(424)을 형성한 반도체 디바이스(400)를 보인 것이다. 상기 수소 게터층(424)은 PSG(PhosphoSilicate Glass)막, BPSG(BoroPhosphoSilicate Glass)막, PTEOS(Phosphorus doped TetraEthyl OrthoSilicate) 증착 산화물층, BPTEOS(BoroPhosphorus doped TetraEthyl OrthoSilicate) 증착 산화물층과 같은 도핑된(인이 도핑된)막으로 형성한다. 이때, 상기 수소 게터층(424)은 일반적으로 1000∼2000Å의 두께로 형성한다. 상기 수소 게터층(424)의 목적은 이동 수소 이온을 게터함으로써 제거하고, 후속 공정에서 형성할 살리사이드층들으로 부터 선택된 하부영역들을 보호하는 것이다. 도 4A ∼ 4L에서 보인 디바이스(400)의 일부는 전체 디바이스의 일부분에 지나지 않으며 상기 수소 게터층(424)은 전체 디바이스의 상부 전면에 형성된다. 도 4D는 도 4A ∼ 4L에서 그 일부를 보인 디바이스에서 수소 게터층(424)을 제거한 디바이스(400)을 보인다. 상기와 같이 수소 게터층(424)이 상기 디바이스(400)의 일부에서 제거된 이유는 상기 선택된 디바이스(400)의 일부영역들에 살리사이드층들을 형성하기 위함이다. 그러므로 살리사이드층이 형성되지 않는 상기 디바이스(400)의 일부영역들의 수소 게터층(424)은 제거되지 않는다.
도 4E는 상기 반도체 디바이스(400)의 소스영역(420) 상에 살리사이드층(426)을, 드레인영역(422) 상에 살리사이드층(428)을, 게이트영역(408) 상에 살리사이드층(430)을 형성한 것을 보인 것이다. 상기 살리사이드는 일반적으로 티타늄 실리사이드(TiSi2)나 코발트 실리사이드(CoSi2)로 형성하고, 그 형성방법들은 당 업계에서 공지된 일반적인 사항이므로 논외로 한다.
도 4F는 상기 반도체 디바이스(400)상부 전면에 장벽층(432)을 형성한 반도체 디바이스(400)를 보인 것이다. 상기 장벽층(432)은 전형적으로 고온(500℃이상)의 플라즈마 실리콘 질화물, 실리콘 옥시니트라이드 또는 LPCVED 실리콘 질화막으로 형성한다. 이때, 상기 장벽층(432)은 산화물층을 식각하기위해 사용하는 전형적인 식각물질로부터 반도체 디바이스(400)의 하부 구조를 보호하기 위해서 사용한다. 도 4F는 도 4E를 통해 설명한 바와 같이 화살표들(429)로 나타낸 인 이온들의 주입공정을 보인 것이다. 상기 인 이온주입은 전체 디바이스에 대해서 실시하는 것으로 간주되어야 한다. 상기 반도체 디바이스(400)에 대한 인 이온의 주입은 게이트 및 게이트 산화물층이 MOSFET 디바이스들의 핫 캐리어 에이징을 악화시키는 것으로 보여져온 이동 수소를 과다하게 함유하는 것을 방지한다.
도 4G는 상기 반도체 디바이스(400) 상에 절연층(434)을 형성한 반도체 디바이스(400)를 보인 것이다. 상기 절연층(434)의 목적은 디바이스(400) 하부의 일부영역들을 절연층(334) 상부에 형성될 소자들과 전기적으로 절연하는 것이다.
도 4H는 상기 절연층(434)을 그 상부에 형성할 다음 막이 평탄한 표면상에 형성될 수 있도록 평탄화한 반도체 디바이스(400)를 보인 것이다.
도 4I는 상기 절연층(434)을 식각하여 개구영역(436)을 형성한 반도체 디바이스(400)를 보인 것이다. 상기 개구영역(436)과 같은 개구영역들은 반도체 디바이스(400)의 한 층에서 선택된 영역들과 상기 절연층(434) 상부에 형성될 모든 디바이스의 선택된 일부들을 전기적으로 연결할 수 있도록 하거나, 상기 디바이스(400)의 동일 층의 선택된 영역들간을 전기적으로 접속할 수 있도록 한다.
도 4J는 상기 개구영역(436)에 의해 드러난 장벽층(432)의 일부영역을 식각하여 제거하고, 상기 개구영역(436)의 표면에 접착층(437)을 형성한 것을 보인 것이다.
도 4K는 상기 개구영역(436)을 텅스텐등의 도전성 물질(438)로 채워 게이트(408)와 드레인영역(422)을 전기적으로 접속한 것을 보인 것이다. 살리사이드는 도전성이고, 전기적 접속은 살리사이드를 통해 이루어지는 것을 유의해야 한다.
도 4L은 절연층을 식각하여 드레인영역(422)만이 드러나도록 개구영역을 형성하는 다른 실시예를 보인 것이다. 상기 개구영역은 텅스텐과 같은 도전성 물질로 채워진다. 상기 드래인영역(422)으로의 전기적 접속(440)은 다른 디바이스의 드레인영역(422) 또는 상기 반도체 디바이스(400)의 동일 층에서 다른 디바이스와 연결되거나, 다른 디바이스들의 전기적 접속(440)이 될수있고, 상기 반도체 디바이스(400)의 다른 층의 디바이스들과 연결할 수 있다. 상기 개구영역의 표면에는 접착층(442)이 형성된다.
도 5A ∼ 5J는 본 발명에 따라 살리사이드를 갖지 않는 반도체 디바이스(500)의 구조 및 그 방업들의 선택된 단계를 나타낸 것이다. 도면들에서 동일한 구성요소들은 동일 부호로 표시했다. 도 5A ∼ 5J의 각 도면부호들은 도 4A ∼ 4L와 같다. 도 5A는 트랜치 격리영역들(504,506)이 형성된 반도체기판(402)을 가진 반도체 디바이스(500)의 일부를 보인 것이다. 상기 트랜치 격리영역들(504,506)은 또한 국부 산화공정으로 형성된 필드 산화영역으로도 형성될 수 있다. 상기 트랜치 격리영역 또는 필드 산화영역들의 목적은 인접영역의 구성요소와의 절연성을 확보하기 위해서이다. 또한, 상기 반도체 디바이스(500)는 게이트(508)를 가지고 있는데, 일반적으로 폴리실리콘 게이트이며, 이는 상기 게이트(508)의 각 측면에 형성된 측벽 스페이서들(512,514)과 게이트 산화물층(510)에 의해 반도체 기판과 분리되어 있다. 상기 반도체 기판(402)에는 저농도로 도핑된 드레인영역들(516,518)이 형성된다. 상기 저농도로 도핑된 드레인영역은 상기 설명한 일반적인 방법으로 형성한다. 또한, 상기 저농도로 도핑된 드레인영역의 형성은 일반적으로 측벽 스페이서들을 형성하기 전에 실시한다. 상기 저농도로 도핑된 드레인영역들을 형성하기위해 주입한 인 이온들의 농도는 1×1013/㎝2이다.
도 5B는 도 5A에서 보인 반도체 기판(402) 상에 소스영역(520)과 드레인영역(522)을 형성한 반도체 디바이스(500)를 보인 것이다. 상기 소스/드레인영역들(520,522)은 적당한 이온들을 주입하는 일반적인 방법으로 형성되며, 이온주입으로 반도체 디바이스 상에 소스/드레인 영역들을 형성하는 방법은 당 업계에서 공지된 일반적인 사항이므로 논외로 한다. 상기 소스/드레인영역들(520,522)을 형성하기위해 주입하는 이온들의 농도는 저농도로 도핑된 드레인영역(516,518)을 형성하기 위해 주입한 이온들의 농도보다 진하므로, 상기 저농도로 도핑된 드레인영역들(516,518)은 도시한 바와 같이 소스/드레인영역들(520,522)에 포함된다. 상기 소스/드레인영역들(516,518)을 형성하기위해 주입하는 이온들의 농도는 1×1015/㎝2이다.
도 5C는 도 5B에서 보인 디바이스(500)의 상부 전면에 수소 게터층(424)을 형성한 반도체 디바이스(500)를 보인 것이다. 상기 수소 게터층(424)은 도 4A ∼ 4I를 통해 논의한 디바이스(400) 상에 형성한 수소 게터층(424)과 동일한 것을 상기 디바이스(500)상에 형성한다.
전술한 바와같이, 수소 게터층(424)은 PSG (인실리케이트 유리)막, BSPG (붕인산실리케이트 유리)막, PTEOS (인 도핑 테트라에틸오소실리케이트)가 증착된 산화물층, 또는 BPTEOS (붕인산 도핑 테트라오소실리케이트)가 증착된 산화물층과 같은 막이다. 수소 게터층은 (424)의 두께는 전형적으로 1000-2000Å 범위이다. 수소 게터층(424)의 목적은 수소를 게터링하여 후속공정에서 하부층이 살리사이드(salicide)층을 형성하지 못하도록 하고자 하는 것이다.
도5D는 수소 게터층 (424)이 제거되는 것을 방지하기 위하여 디바이스 (500)에 형성된 에칭 보호층 (523)을 보인 것이다.
도5E는 보호층(523)이 제거되고 장벽층(432)이 자체에 형성된 디바이스 (500)를 보인 것이다. 장벽층 (432)이 디바이스 전체에 형성된다. 장벽층 (432)은 전술한 바와같이 고온 실리콘 질화막 또는 실리콘 옥시니트라이드막 또는 LPCVD 실리콘 질화막이다. 장벽층 (432)은 실리콘 이산화물을 에칭하는데 사용되는 전형적인 에칭물질로 부터 디바이스 (500)의 하부를 보호한다. 화살표 (519)는 반도체 디바이스 전체에 주입되는 인 이온들을 표시한다.
도5F는 유전층 (434)을 갖는 반도체 디바이스 (500)를 보인 것으로, 이 유전층은 반도체 디바이스 (500) 뿐만아니라 반도체 디바이스 전체에 형성된다.
도5G는 평탄화된 유전층 (434)과, 그리고 하부 디바이스의 선택 부분을 노출 시키도록 에칭되는 도면부호 536으로 표시된 개구를 보인 것이다. 유전층 (434)의 목적은 디바이스 (500)의 하부부분을 유전층 (434) 상에 형성될 수 있는 다른 소자들로부터 전기적으로 절연시키고자 하는 것이다. 개구 (536)의 목적은 디바이스 (500)의 하부부분의 노출부와 전기적 접속을 이루기 위한 것이다.
도5H는 개구 (536)에 의해 노출된 장벽층 (432) 부분이 에칭에 의해 사라지고 고착층(537)이 상기 개구 (536) 표면들에 형성됨을 보인 것이다.
도5I는 게이트 (508)를 드레인 영역(522)에 전기적으로 연결해주는 텅스텐과 같은 도전물질(538)로 채워진 개구(536)를 보인 것이다.
도5J는 드레인 영역 (522)을 동일 층에 있거나 또는 다른 층상에 있는 다른 디바이스와 연결시켜주는 전기연결부 (500)을 갖는 다른 실시예를 보인 것이다. 전기 연결부 (500)는 전술한 방법 즉, 유전층(434)에 있는 개구를 에칭하고, 고착층 (539)을 형성하고 그리고 텅스텐과 같은 도전물질로 상기 개구를 채움으로써 형성된다.
도6은 다양한 주입 에너지에서의 인의 다양한 주입에 관한 실험 테스트 결과를 보여주는 선도이다. 이 데이타는 인의 주입레벨을 증가시키면 델타 VTE(V)가 감소됨을 보여주는바, 상기 VTE(V)는 부동 게이트에서의 전자들의 측정 수이며, 델타 VTE(V)는 부동 게이트에서의 전자들의 수의 변화 (그러므로, 부동 게이트로부터의 전하손실의 측정)을 나타낸다. 이상적인 델타 VTE(V)는 제로(0)가 되며, 디바이스들이 최저의 델타 VTE(V)를 가질 수 있으면 바람직하다. 디바이스는 인의 주입이 없을 경우 실질적인 전하량의 손실을 입게됨을 도6에서 도면부호 600으로 표시한 데이타로부터 명확히 볼수 있을 것이다. 이 데이타는 250℃의 온도에서 60시간 후에 델타 VTE(V)가 1Volt로 됨을 표시한다. 도면부호 602로 표시한 바와같이, 35KeV의 주입 에너지에서 평방 센티미터당 1E16 의 주입량으로 인 이온이 주입된 디바이스는 동일한 테스트 조건에서 델타 VTE(V)가 대략 0.35Volts 이다.
본 발명의 실시예들에 대한 상세한 설명은 예시 및 설명을 목적으로 기술된 것이다. 본 발명은 전술한 기술 내용으로만 한정하고자 하는 것이 아니다. 상기 예시 및 설명의 견지에서, 명백한 변경 및 변형이 가능하다. 상기 실시예들은 본 바렴의 원리를 가장 잘 예시하고 그러므로써 본 기술분야의 통상의 지식을 가진자가 다양한 실시예 및 변형으로 본 발명을 활용할 수 있도록 선택 및 기술된 것이다. 그러한 모든 변경 및 변형들은 특허청구범위에 한정된 발명의 범위내에 있는 것이므로 본 발명의 특허청구범위는 공정하게 법적으로 해석되어야 할 것이다.

Claims (30)

  1. 반도체 기판(402)에 형성되는 제1 타입의 디바이스(400)와 반도체 디바이스에 형성되는 장벽층(432)을 포함하는 반도체 디바이스에 있어서,
    상기 장벽층(432)이 고온 PECVD 질화 막, 고온 PECVD 옥시나이트라이드 막, 고온 LPCVD 질화막 군으로부터 선택되며, 전하 손실을 방지하기 위하여 인 이온(429)이 상기 장벽층(432)에 주입되는 것을 특징으로하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 인 이온 (429)이 평방 센티미터당 1E14 내지 5E16의 범위의 주입량으로 그리고 20KeV 내지 80KeV의 범위의 주입 에너지로 주입되는 것을 특징으로 하는 반도체 디바이스.
  3. 제2항에 있어서,
    상기 장벽 층 하부에 형성되는 수소 게터 층(424)을 더 포함하며, 상기 수소 게터층 (424)은 P-도핑 막이며 그 두께는 약 1000 - 2000 Å인 것을 특징으로 하는 반도체 디바이스.
  4. 제3항에 있어서,
    상기 수소 게터 층 (424)이 PSG 막, BPSG 막, PTEOS가 도핑된 산화막, BPTEOS가 도핑된 산화막 군으로부터 선택되는 물질을 포함하는 것을 특징으로하는 반도체 디바이스.
  5. 반도체 기판(402)에 제1 타입의 디바이스(400)를 형성하는 단계와 그리고 상기 반도체 디바이스에 장벽층(432)을 형성하는 단계를 포함하는 반도체 디바이스 제조방법에 있어서,
    상기 장벽층은 고온 PECVD 질화막, 고온 PECVD 옥시나이트라이드 막, 고온 LPCVD 질화막 군으로부터 선택되는 막이며;
    상기 반도체 디바이스의 전하 손실을 방지하기 위하여 상기 장벽층(432)에 인 이온(429)을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조방법.
  6. 제5항에 있어서,
    상기 인 이온 (429)이 평방 센티미터당 1E14 내지 5E16의 범위의 주입량으로 그리고 20KeV 내지 80KeV의 범위의 주입 에너지로 주입되는 것을 특징으로 하는 반도체 디바이스 제조방법.
  7. 제6항에 있어서,
    상기 장벽층 (432)에 수소 게터층 (424)을 형성하는 단계를 더 포함하며, 상기 수소 게터 층 (424)은 P-도핑 막이며 그 두께가 약 1000 - 2000 Å인 것을 특징으로 하는 반도체 디바이스 제조방법.
  8. 제7항에 있어서,
    상기 P-도핑막을 형성하는 단계가 PSG 막, BPSG 막, PTEOS가 도핑된 산화막, BPTEOS가 도핑된 산화막 군으로부터 선택되는 P-도핑 막을 형성하는 단계를 포함하는 것을 특징으로하는 반도체 디바이스 제조방법.
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