KR100546392B1 - Ｅｐｒｏｍ 소자를 포함하는 반도체 소자와 그 제조 방법 - Google Patents

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Abstract

싱글폴리 OTP 셀에서 플로팅 게이트의 상면을 PEOX막으로 덮고 있는 EPROM 소자 및 이를 포함하는 반도체 소자와 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자는 OTP 셀 영역과 메인 칩 영역을 가지는 반도체 기판에서 OTP 셀 영역에 OTP 셀 트랜지스터를 구성하기 위하여 형성된 플로팅 게이트를 포함한다. 반도체 기판의 메인 칩 영역에는 트랜지스터를 구성하기 위한 게이트가 형성되어 있다. PEOX막이 OTP 셀 영역 및 메인 칩 영역에 걸쳐 연장되어 있으며, PEOX막은 상기 플로팅 게이트를 이에 근접한 상태에서 덮는 동시에 상기 게이트를 그와 소정 거리 이격된 상태에서 덮는다. 메인 칩 영역에서는 게이트와 PEOX막과의 사이에 SiON막이 개재되어 있다.
싱글 폴리OTP, 플로팅 게이트, PEOX, SiON, 데이터 리텐션

Description

ＥＰＲＯＭ 소자를 포함하는 반도체 소자와 그 제조 방법 {Semiconductor device having EPROM device and method for manufacturing the same}
도 1은 종래 기술에 따른 싱글 폴리 OTP 셀의 구조를 보여주는 단면도이다.
도 2 내지 도 5는 본 발명의 바람직한 실시예에 따른 EPROM 소자인 싱글 폴리 OTP 셀의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 102: 게이트 산화막, 110: 플로팅 게이트, 112: 절연 스페이서, 114: 소스 영역, 116: 드레인 영역, 120: PEOX막, 130: 상부 층간절연막, 134: 제1 절연막, 136: 제2 절연막.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 싱글 폴리 OTP(one time programmable) 셀로 사용되는 EPROM (electrically programmable read only memory) 소자 및 이를 포함하는 반도체 소자와 그 제조 방법에 관한 것이다.
EPROM은 전기적으로 데이터의 저장 및 소거가 가능하고, 전원이 공급되지 않아도 데이터의 보존이 가능한 이점이 있어 최근 다양한 로직 소자에 내장되어 널리 이용되고 있다. EPROM은 예를 들면 컴퓨터를 제어하는 중앙 처리 장치(CPU)와 같이 가정용 설비, 리모콘(remote controller), 컬러 TV 등과 같은 모든 전기, 전자 제품을 제어하는 마이크로 콘트롤러 유니트 (micro controller unit: MCU)를 구성하는 핵심적인 소자이다.
EPROM의 한 종류인 OTP 제품은 설비 이용자가 직접 시스템 상에서 프로그램 데이터를 코딩(coding)함으로써 개발 기간을 단축할 수 있으며, 비휘발성 메모리 응용 제품으로 제품을 개발한 후 마스크 롬(ROM)의 버전으로 대량 생산할 수 있다.
EPROM 트랜지스터의 하나로서 완전한 절연 게이트를 갖는 싱글 폴리 OTP 셀을 구비한 집적 회로가 널리 사용되고 있으며, 이와 관련하여 다양한 기술이 개발되고 있다 (예를 들면, WO 1999/17750, 미합중국 특허 제6,399,442호 및 미합중국 특허 제6,421,293호 참조).
싱글 폴리 OTP 셀은 UV 광을 통하여 소거가 가능하며, 유저(user)에 의한 1회 프로그래밍이 가능하다. 따라서, 유저의 1회 프로그래밍 후 반영구적인 데이터 저장을 위하여는 셀 데이터 리텐션(retention) 특성을 확보하는 것이 필수적이다. 일반적으로, 싱글 폴리 OTP 셀에서의 셀 데이터 리텐션 특성은 싱글 폴리 OTP 셀을 덮는 층간절연막의 막질에 따라 크게 좌우된다.
도 1은 종래 기술에 따른 싱글 폴리 OTP 셀의 구조를 보여주는 단면도로서, LDI (LCD driver IC) 제품에 적용되는 싱글 폴리 OTP 셀의 구조를 예시한 것이다.
도 1을 참조하면, 종래의 싱글 폴리 OTP 셀(10)은 반도체 기판(12)상에 이격되어 형성된 소스 영역(16) 및 드레인 영역(18)을 포함한다. 상기 소스 영역(16)과 드레인 영역(18)과의 사이에서 채널 영역(20)이 정의된다. 상기 채널 영역(20) 위에는 게이트 산화막(22)이 형성되어 있으며, 상기 게이트 산화막(22) 위에 플로팅 게이트(30)가 형성되어 있다. 상기 플로팅 게이트(30)의 측벽에는 절연 스페이서(32)가 형성되어 있다.
상기 플로팅 게이트(30) 및 절연 스페이서(32)는 층간절연막(40)에 의하여 완전히 피복되어, 상기 플로팅 게이트(30)는 주위의 절연막들에 의하여 완전히 절연되어 있게 된다. 상기 플로팅 게이트(30)를 덮고 있는 층간절연막(40)은 그 하단에서 상기 플로팅 게이트(30)에 인접하고 있는 SiON막(42)을 포함하며, 그 위에 HDP(high density plasma) 절연막(44) 및 P-TEOS 절연막(47)이 차례로 적층되어 있는 구조를 가지고 있다.
상기한 바와 같이SiON막(42)이 상기 플로팅 게이트(30)에 인접한 상태로 상기 층간절연막(40)의 하단부를 구성하고 있는 종래의 구조에서는 상기 SiON막(42)이 상기 싱글 폴리 OTP 셀에서의 하전된 전자(charged electron)의 손실을 초래하는 주 원인으로 작용한다. 즉, 종래 기술에 따른 OTP 셀에서는 초기에 프로그램하여 상기 플로팅 게이트(30)에 하전된 전자가 시간이 지남에 따라 상기 플로팅 게이트(30)를 덮고 있는 SiON막(42)으로 누설됨으로써, 프로그램 문턱 전압(program threshold voltage)이 낮아지고, 그 결과, 데이터 리텐션 특성이 취약해지는 문제가 발생된다.
상기와 같은 문제를 해결하기 위하여 상기 SiON막(42) 대신 다른 막질을 사용하여 싱글 폴리 OTP 셀에서의 데이터 리텐션 특성을 확보할 수는 있다. 그러나, 반도체 기판상의 OTP 셀 영역을 제외한 다른 영역에서 상기 SiON막(42)과 동일 레벨상에 형성되는 층간절연막의 하단 막질을 고려할 때, OTP 셀 영역을 제외한 다른 영역에서 메인 칩(main chip)을 구성하는 트랜지스터에서 요구되는 HCI (hot carrier injection) 특성 및 절연(isolation) 특성을 확보하는 측면에서는 SiON막을 대체할 수 있는 수준의 다른 막질을 찾는 것은 현실적으로 매우 어렵다.
본 발명은 상기와 같은 종래 기술에서의 문제점을 해결하고자 하는 것으로, 싱글 폴리 OTP 셀에서 데이터 리텐션 특성을 향상시킬 수 있도록 플로팅 게이트에 하전된 전자의 누설을 방지할 수 있는 EPROM 소자를 제공하는 것이다.
본 발명의 다른 목적은 싱글 폴리 OTP 셀에서는 데이터 리텐션 특성을 확보하는 동시에 OTP 셀 영역을 제외한 다른 영역에서 메인 칩을 구성하는 트랜지스터에서는 HCI 특성 및 절연 특성을 확보할 수 있는 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 싱글 폴리 OTP 셀에서는 데이터 리텐션 특성을 확보하는 동시에 OTP 셀 영역을 제외한 다른 영역에서 메인 칩을 구성하는 트랜지스터에서는 HCI 특성 및 절연 특성을 확보할 수 있는 구조를 가지는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 EPROM 소자는 반도체 기판상에서 게이트 절연막 위에 형성된 플로팅 게이트와, 상기 플로팅 게이트의 양 측벽을 덮는 절연 스페이서와, 상기 플로팅 게이트 및 절연 스페이서의 바로 위에 형성되어 있는 PEOX막을 포함한다.
또한, 본 발명에 따른 EPROM 소자는 상기 플로팅 게이트의 상부에 형성되는 층간절연막을 더 포함한다. 여기서, 상기 PEOX막은 상기 층간절연막중 상기 플로팅 게이트에 가장 인접한 하단부를 구성한다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 OTP (one time programmable) 셀 영역과 메인 칩 영역을 가지는 반도체 기판을 구비한다. 상기 반도체 기판의 OTP 셀 영역에는 OTP 셀 트랜지스터를 구성하기 위하여 제1 게이트 절연막 위에 플로팅 게이트가 형성되어 있다. 상기 플로팅 게이트의 양 측벽은 제1 절연 스페이서에 의하여 덮여 있다. 상기 반도체 기판의 메인 칩 영역에는 트랜지스터를 구성하기 위하여 제2 게이트 절연막 위에 게이트가 형성되어 있다. 상기 게이트의 양 측벽은 제2 절연 스페이서에 의하여 덮여 있다. PEOX막이 OTP 셀 영역 및 메인 칩 영역에 걸쳐 연장되어 있으며, 상기 PEOX막은 상기 플로팅 게이트 및 상기 제1 절연 스페이서를 이들에 근접한 상태에서 덮는 동시에 상기 게이트 및 상기 제2 절연 스페이서를 이들과 소정 거리 이격된 상태에서 덮는다. 상기 메인 칩 영역에서는 상기 게이트 및 제2 절연 스페이서와 상기 PEOX막과의 사이에 SiON막이 개재되어 있다.
상기 또 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는 반도체 기판의 OTP 셀 영역상에 게이트 절연막을 형성한다. 상기 게이트 절연막 위에 플로팅 게이트를 형성한다. 상기 플로팅 게이트의 양 측벽을 덮는 제1 절연 스페이서를 형성한다. 상기 반도체 기판에서 상기 플로팅 게이트의 양측에 소스/드레인 영역을 형성한다. 상기 플로팅 게이트 및 제1 절연 스페이서를 덮는 PEOX막을 형성한다. 상기 PEOX막 위에 층간절연막을 형성한다.
상기 반도체 기판은 상기 OTP 셀 영역의 근방에 있는 메인 칩 영역을 가진다. 본 발명에 따른 반도체 소자의 제조 방법에서는 상기 제1 절연 스페이서를 형성한 후 상기 소스/드레인 영역을 형성하기 전에 상기 메인 칩 영역에 트랜지스터를 구성하기 위한 게이트와, 상기 게이트의 양 측벽을 덮는 제2 절연 스페이서를 형성한다. 또한, 상기 소스/드레인 영역을 형성한 후 상기 PEOX막을 형성하기 전에 상기 플로팅 게이트 및 그 주위의 일부 영역을 제외한 나머지 영역에서 상기 게이트 및 제2 절연 스페이서를 덮는 SiON막 패턴을 형성한다.
상기 SiON막 패턴을 형성하기 위하여, 먼저 상기 OTP 영역의 플로팅 게이트 및 제1 절연 스페이서와 상기 메인 칩 영역의 게이트 및 제2 절연 스페이서를 동시에 덮는 SiON막을 형성한다. 그 후, 상기 OTP 영역의 플로팅 게이트 및 제1 절연 스페이서를 노출시키도록 상기 SiON막의 일부를 선택적으로 제거한다.
본 발명에 의하면, OTP 셀 트랜지스터에서는 플로팅 게이트의 상부에 SiON막대신 PEOX막을 형성하고, 메인 칩 영역에서는 트랜지스터를 구성하는 게이트의 상부에 SiON막을 형성한다. 이로써, OTP 셀 트랜지스터를 구성하는 플로팅 게이트에서 하전된 전자가 누설되는 것을 방지하여 OTP 셀 트랜지스터에서 데이터 리텐션 특성을 개선할 수 있는 동시에 메인 칩 영역에서는 SiON막에 의하여 트랜지스터에서의 HCI 특성 및 절연 특성을 유지할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 2 내지 도 5는 본 발명의 바람직한 실시예에 따른 EPROM 소자인 싱글 폴리 OTP 셀의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2를 참조하면, 소자 분리 공정에 의하여 반도체 기판(100)상에 활성 영역을 정의한 후, 상기 반도체 기판(100)의 활성 영역 중 OTP 셀 영역에 게이트 산화막(102)을 약 140Å의 두께로 형성한다. 상기 게이트 산화막(102) 위에 도전층, 예를 들면 도핑된 폴리실리콘층을 약 2000Å의 두께로 형성한 후, 이를 패터닝하여 플로팅 게이트(110)를 형성한다. 이어서, 상기 플로팅 게이트(110)를 덮도록 절연막을 전면 증착한 후, 이를 에치백하여 상기 플로팅 게이트(110)의 양 측벽을 덮는 절연 스페이서(112)를 형성한다. 예를 들면, 상기 절연 스페이서(112)는 실리콘 질화막으로 이루어질 수 있다. 또는, 상기 절연 스페이서(112)는 질화막과 산화막과의 조합, 예를 들면 실리콘 질화막과 MTO(medium temperature oxide)막과의 조합으로 이루어질 수 있다.
그 후, 상기 반도체 기판(100)에서 플로팅 게이트(110)의 양측에 소스 영역(114) 및 드레인 영역(116)을 형성한다.
도 3을 참조하면, 상기 플로팅 게이트(110), 절연 스페이서(112), 소스 영역(114) 및 드레인 영역(116)을 덮는 PEOX(plasma enhanced oxide)막(120)을 약 500 ∼ 1000Å, 바람직하게는 약 600 ∼ 800Å의 두께로 형성한다. 상기 PEOX막(120)은 상기 플로팅 게이트(110) 위에 형성되는 층간절연막중 상기 플로팅 게이트(110)에 가장 인접한 하단부를 구성하게 된다.
도 4를 참조하면, 상기 PEOX막(120) 위에 절연 물질을 증착하여 상부 층간절연막(130)을 형성한다. 상기 상부 층간절연막(130)은 상기 PEOX막(120)의 바로 위에 형성되는 것으로서, 예를 들면 상기 PEOX막(120) 위에 차례로 형성된 제1 절연막(134) 및 제2 절연막(136)으로 구성될 수 있다.
예를 들면, 상기 제1 절연막(134)은 약 5000Å 두께의 HDP 절연막으로 구성되고, 상기 제2 절연막(136)은 약 11000Å 두께의 P-TEOS 절연막으로 구성될 수 있다. 또한, 상기 상부 층간절연막(130)의 갭 필링(gap filling) 특성을 향상시키기 위하여 상기 PEOX막(120)과 HDP 절연막으로 구성되는 상기 제1 절연막(134)과의 사이에 약 3000Å 두께의 PSG(phosphosilicate glass)막 (도시 생략)을 더 형성할 수 있다. 이와 같이 약 3000Å 두께의 PSG막을 상기 PEOX막(120)과 제1 절연막(134)과의 사이에 추가하는 경우, 상기 제2 절연막(136)을 구성하는 P-TEOS 절연막의 두께를 약 8000Å으로 낮출 수 있다. 상기 PSG막은 APCVD(atmospheric chemical vapor deposition) 방법으로 형성하는 것이 바람직하다.
상기 상부 층간절연막(130)을 형성하기 위한 다른 예로서, 상기 제1 절연막(134)은 APCVD 방법으로 형성된 PSG막으로 구성하고, 상기 제2 절연막(136)은 P-TEOS 절연막으로 구성하는 것도 가능하다.
상기 제2 절연막(136)을 형성한 후 CMP(chemical mechanical polishing) 공정에 의하여 상기 상부 층간절연막(130)의 상면을 평탄화한다.
도 5를 참조하면, 상기 상부 층간절연막(130) 및 PEOX막(120)을 패터닝하여 상기 소스 영역(114) 및 드레인 영역(116) 위의 콘택 부분을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 도전 물질, 예를 들면 금속을 채워 콘택 플러그(142, 144)를 형성하고, 상기 콘택 플러그(142, 144)와 전기적으로 연결되는 배선층(152, 154)을 상기 상부 층간절연막(130) 위에 형성한다.
상기 설명한 바와 같이, 본 발명에 따른 싱글 폴리 OTP 셀에서는 플로팅 게이트(110) 위에 형성되는 층간절연막 중 상기 플로팅 게이트(110)에 인접한 층간절연막의 하단부는 PEOX막(120)으로 구성된다. 따라서, 본 발명에 따른 싱글 폴리 OTP 셀에서는 상기 PEOX막(120)의 절연 효과에 의하여 상기 플로팅 게이트(110)에 하전된 전자가 누설되는 것이 방지되어, 프로그램 문턱 전압이 낮아지지 않으며, 그 결과 OTP 셀 트랜지스터에서 데이터 리텐션 특성이 개선될 수 있다.
도 6 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6을 참조하면, 먼저 싱글 폴리 OTP 셀이 형성되는 OTP 셀 영역 (이하, “OTP 영역”이라 함)과, HV 소자 또는 LV(low voltage) 소자와 같은 메인 칩을 구성하는 소자들의 트랜지스터가 형성되는 메인 칩 트랜지스터 영역 (이하, “메인칩 영역”이라 함)을 가지는 반도체 기판(200)을 준비한다. 상기 반도체 기판(200)에 예를 들면 PSL(poly-spacer local oxidation of silicon) 방법에 의하여 소자분리 영역(202)을 형성하여 활성 영역을 한정한다.
상기 반도체 기판(200)의 OTP 영역에서 약 140Å의 두께를 가지는 제1 게이트 절연막(204)과, 그 위에 약 2000Å의 두께로 적층되어 있는 플로팅 게이트(210)를 형성한다.
도 7을 참조하면, OTP 영역에서 상기 플로팅 게이트(210)가 형성된 결과물 위에 MTO막(212)을 약 150Å의 두께로 형성하고, 그 위에 실리콘 질화막(214)을 약 1250Å의 두께로 형성한 후, 이들 막을 다시 에치백하여 상기 플로팅 게이트(210)의 측벽에 상기 MTO막(212) 및 실리콘 질화막(214)으로 이루어지는 제1 절연 스페이서(216)를 형성한다. 상기 제1 절연 스페이서(216)가 형성되고 난 후 상기 플로팅 게이트(210)의 상면에는 상기 MTO막(212)의 일부가 잔류될 수도 있다. 이 경우, 상기 MTO막(212)의 잔류량은 수 십 Å 정도의 무시 가능한 얇은 두께로서 트랜지스터의 특성에는 특별한 영향을 미치지 않는다.
도 8을 참조하면, 상기 반도체 기판(100)의 메인칩 영역에서 제조하고자 하는 소자의 형성에 필요한 트랜지스터를 형성하기 위하여, 제2 게이트 절연막(220)과, 그 위에 약 2000Å 두께의 도핑된 폴리실리콘막(222) 및 1000Å 두께의 금속 실리사이드막, 예를 들면 텅스텐 실리사이드막(224)이 차례로 적층된 게이트(226)를 형성한다. 여기서, 상기 게이트(226)를 형성하기 위한 패터닝 공정시 예를 들면 PEOX로 이루어지는 하드 마스크층(228)을 식각 마스크로서 사용할 수 있다. 상기 게이트(226)는 예를 들면 HV 트랜지스터를 구성할 수 있다.
도 9를 참조하면, OTP 영역 소스/드레인 영역(240)을 형성한 후, 메인 칩 영역에서 상기 게이트(226)가 형성된 결과물 위에 HTO(high temperature oxide)막을 약 1500Å의 두께로 형성한 후, 이를 다시 에치백하여 상기 플로팅 게이트(210)의 측벽에 상기 HTO막으로 이루어지는 제2 절연 스페이서(230)를 형성한다. 이 때, 상기 제1 절연 스페이서(230)의 측벽에도 상기 제2 절연 스페이서 잔류층(230a)이 남아 있을 수 있다. 그 후, 이온 주입 공정에 의하여 메인칩 영역에 소스/드레인 영역(240)을 형성한다.
도 10을 참조하면, 상기 반도체 기판(200)상에 전면적으로 SiON막(240)을 약 500 ∼ 1000Å, 바람직하게는 약 600Å의 두께로 형성한다. 상기 SiON막(240)을 형성함으로써 상기 메인칩 영역에 형성되는 트랜지스터의 경우 요구되는 HCI (hot carrier injection) 특성 및 절연 특성을 확보하는 데 유리하다.
도 11을 참조하면, OTP 영역에서 상기 플로팅 게이트 및 그 주변을 포함하는 소정 범위의 영역(A)에서만 상기 SiON막(240)을 노출시키는 포토레지스트 패턴(250)을 형성한다. 그 후, 상기 포토레지스트 패턴(250)을 식각 마스크로 하여 상기 SiON막(240)의 노출된 부분 만을 건식 식각 방법에 의하여 선택적으로 제거하여 SiON막 패턴(240a)을 형성한다. 이와 같이, OTP 영역에서만 선택적으로 상기 SiON막(240)을 제거함으로써, 메인칩 영역에서는 상기 게이트(226) 위에 형성되는 SiON막 패턴(240a)에 의하여 상기 트랜지스터에서 요구되는 HCI 특성 및 절연 특성을 확보하는 동시에 OTP 영역에서는 상기 플로팅 게이트(210)에 하전된 전자가 누설되는 것을 방지한다.
도 12를 참조하면, 상기 포토레지스트 패턴(250)을 제거하여 상기 SiON막 패턴(240a)의 상면을 노출시킨 후, OTP 영역에 있는 상기 플로팅 게이트(210)의 상부와 상기 SiON막 패턴(240a)의 상면을 덮도록 상기 반도체 기판(200) 전면에 PEOX막(260)을 약 500 ∼ 1000Å, 바람직하게는 약 600Å의 두께로 형성한다. 상기 PEOX막(260)은 OTP 영역 및 메인 칩 영역에 걸쳐 연장된다. 이 상태에서, 상기 PEOX막(260)은 상기 플로팅 게이트(210) 및 상기 제1 절연 스페이서(216)을 이들에 근접한 상태에서 덮는 동시에 상기 게이트(226) 및 상기 제2 절연 스페이서(230)를 이들과 소정 거리 이격된 상태에서 덮게 된다.
도 13을 참조하면, 상기 PEOX막(260) 위에 평탄화된 층간절연막(270)을 형성한다. 상기 평탄화된 층간절연막(270)을 형성하기 위하여, 먼저 상기 PEOX막(260) 위에 제1 절연막(272) 및 제2 절연막(274)을 차례로 형성한 후, CMP 공정에 의하여 상기 제2 절연막(274)의 상면을 평탄화한다. 상기 평탄화된 층간절연막(270)은 도 4를 참조하여 상기 상부 층간절연막(130)에 대하여 설명한 바와 같은 구조로 형성될 수 있다.
상기와 같이, 본 실시예에 따르면 OTP 셀 트랜지스터를 구성하는 상기 플로팅 게이트(210)의 상부에서는 데이터 리텐션 특성에 불리하게 작용하는 SiON막(240)을 제거하고 PEOX막(260)을 형성함으로써 상기 플로팅 게이트(210)에서 하전된 전자가 누설되는 것을 방지하여 OTP 셀 트랜지스터에서 데이터 리텐션 특성을 개선하는 동시에, 메인 칩 영역에 형성되는 트랜지스터에서는 게이트(226) 위에 SiON막 패턴(240a)을 그대로 남겨 둠으로써 상기 SiON막 패턴(240a)에 의하여 상기 트랜지스터에서 요구되는 HCI 특성 및 절연 특성을 유지한다.
도 14는 본 발명에 따른 EPROM 소자를 구성하는 싱글 폴리 OTP 셀에서의 데이터 리텐션 특성을 평가하기 위하여 베이크(bake) 시간이 증가함에 따라 나타나는 프로그램 문턱 전압(Vth)의 변화를 종래 기술과 비교하여 나타낸 그래프이다.
도 14의 평가를 위하여 플로팅 게이트의 상면이 600Å의 PEOX막으로 덮여 있는 본 발명에 따른 싱글 폴리 OTP 셀 트랜지스터를 제조하였다. 또한, 비교예로서 플로팅 게이트의 상면이 600Å의 SiON막으로 덮여 있는 종래 기술에 따른 싱글 폴리 OTP 셀 트랜지스터를 제조하였다. 이들 셀을 각각 12.5V의 게이트 전압(Vg) 및 6.0V의 드레인 전압(Vd)을 이용하여 프로그램시킨 후, 250℃의 온도로 강제로 베이크하면서 시간 경과에 따라 플로팅 게이트에서의 하전된 전자 손실 정도를 평가하였다.
도 14에서, 본 발명에 따른 OTP 셀의 경우에는 프로그램 문턱 전압이 베이크 시간이 증가함에 따라 포화 영역(saturation region)으로 수렴하여 데이터 리텐션 특성이 종래 기술에 비하여 매우 향상된 것을 확인할 수 있다.
본 발명에서는OTP 셀 트랜지스터에서 플로팅 게이트의 상부에 데이터 리텐션 특성에 불리하게 작용하는 SiON막을 사용하지 않고 그 대신 PEOX막을 형성함으로써 OTP 셀 트랜지스터를 구성하는 플로팅 게이트에서 하전된 전자가 누설되는 것을 방지한다. 이로써, OTP 셀 트랜지스터에서 데이터 리텐션 특성을 개선할 수 있다. 반면, 메인 칩 영역에서는 트랜지스터를 구성하는 게이트의 상부에 SiON막을 형성함으로써 SiON막에 의하여 확보될 수 있는 트랜지스터에서의 HCI 특성 및 절연 특성을 유지할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

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  8. OTP (one time programmable) 셀 영역과 메인 칩 영역을 가지는 반도체 기판과,
    상기 반도체 기판의 OTP 셀 영역에서 OTP 셀 트랜지스터를 구성하기 위하여 제1 게이트 절연막 위에 형성된 플로팅 게이트와,
    상기 플로팅 게이트의 양 측벽을 덮는 제1 절연 스페이서와,
    상기 반도체 기판의 메인 칩 영역에서 트랜지스터를 구성하기 위하여 제2 게이트 절연막 위에 형성된 게이트와,
    상기 게이트의 양 측벽을 덮는 제2 절연 스페이서와,
    상기 플로팅 게이트의 상면과 상기 제1 절연 스페이서는 이들에 직접 접하는 상태로 덮는 동시에 상기 게이트 및 상기 제2 절연 스페이서는 이들과 소정 거리 이격된 상태로 덮도록 OTP 셀 영역 및 메인 칩 영역에 걸쳐 연장되어 있는 PEOX막과,
    상기 메인 칩 영역에서 상기 게이트 및 제2 절연 스페이서와 상기 PEOX막과의 사이에 개재되어 있는 SiON막을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서,
    상기 OTP 셀 영역에 형성된 상기 플로팅 게이트는 도핑된 폴리실리콘으로 이루어지는 단일층으로 구성되고,
    상기 메인 칩 영역에 형성된 상기 게이트는 도핑된 폴리실리콘막과 금속 실리사이드막이 차례로 적층된 구조로 구성된 것을 특징으로 하는 반도체 소자.
  10. 제8항에 있어서,
    상기 PEOX막은 500 ∼ 1000Å의 두께를 가지는 것을 특징으로 하는 반도체 소자.
  11. 제8항에 있어서,
    상기 SiON막은 500 ∼ 1000Å의 두께를 가지는 것을 특징으로 하는 반도체 소자.
  12. 제8항에 있어서,
    상기 제1 절연 스페이서 및 제2 절연 스페이서는 상호 다른 구조를 가지는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서,
    상기 제1 절연 스페이서는 질화막과 산화막과의 조합으로 구성되고,
    상기 제2 절연 스페이서는 산화막 만으로 구성된 것을 특징으로 하는 반도체 소자.
  14. 제8항에 있어서,
    상기 메인 칩 영역은 HV 소자 영역 또는 LV 소자 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  15. OTP 셀 영역과 메인 칩 영역을 가지는 반도체 기판을 준비하는 단계와,
    상기 OTP 셀 영역상에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막 위에 플로팅 게이트를 형성하는 단계와,
    상기 플로팅 게이트의 양 측벽을 덮는 제1 절연 스페이서를 형성하는 단계와,
    상기 메인 칩 영역에 트랜지스터를 구성하기 위한 게이트와 상기 게이트의 양 측벽을 덮는 제2 절연 스페이서를 형성하는 단계와,
    상기 OTP 셀 영역에서 상기 플로팅 게이트의 양측에 소스/드레인 영역을 형성하는 단계와,
    상기 OTP 셀 영역 및 상기 메인 칩 영역중 상기 플로팅 게이트 및 그 주위의 일부 영역을 제외한 나머지 영역에서 상기 게이트 및 제2 절연 스페이서를 덮는 SiON막 패턴을 형성하는 단계와,
    상기 SiON막 패턴의 상면과, 상기 플로팅 게이트의 상면과, 상기 제1 절연 스페이서에 직접 접하도록 이들을 각각 덮는 PEOX막을 형성하는 단계와,
    상기 PEOX막 위에 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 플로팅 게이트는 도핑된 폴리실리콘으로 이루어지는 단일층으로 구성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제15항에 있어서,
    상기 제1 절연 스페이서는 질화막, 산화막, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 삭제
  19. 제15항에 있어서,
    상기 메인 칩 영역은 상기 OTP 셀 영역에 인접해 있는 HV 소자 영역 또는 LV 소자 영역을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제15항에 있어서,
    상기 SiON막 패턴을 형성하는 단계는
    상기 OTP 셀 영역의 플로팅 게이트 및 제1 절연 스페이서와 상기 메인 칩 영역의 게이트 및 제2 절연 스페이서를 동시에 덮는 SiON막을 형성하는 단계와,
    상기 OTP 셀 영역의 플로팅 게이트 및 제1 절연 스페이서를 노출시키도록 상기 SiON막의 일부를 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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