JP2652638B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JP2652638B2 JP2652638B2 JP62200302A JP20030287A JP2652638B2 JP 2652638 B2 JP2652638 B2 JP 2652638B2 JP 62200302 A JP62200302 A JP 62200302A JP 20030287 A JP20030287 A JP 20030287A JP 2652638 B2 JP2652638 B2 JP 2652638B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体記憶装置の製造方法に関し、
その記憶保持特性を向上させるものである。
その記憶保持特性を向上させるものである。
従来、不揮発性半導体記憶装置の製造方法として例え
ばEPROMについては、シリコン基板上に第１ゲート酸化
膜、第１ゲート多結晶シリコン膜（フローティングゲー
ト）、第２ゲート酸化膜及び第２ゲート多結晶シリコン
膜（コントロールゲート）を自己整合により順次形成し
た後、P,As,B等を熱拡散法、イオン注入法等によりシリ
コン基板上に高濃度に導入して、ソース・ドレイン領域
を形成し、ついで気相成長法によってＰ及びＢを含むBP
SG膜を成長させ、さらにこれを例えば950℃,H2/O2雰囲
気中で熱処理することによってこのBPSG膜を平坦化し、
この平坦化によりその後に形成するAl配線層の断線、短
絡を防止するようにしている。そして、Al配線層を形成
した後、CVD法によりシリコン酸化膜あるいはPSG膜を成
長させる事により表面保護膜を形成し、EPROMを製造し
ている。
ばEPROMについては、シリコン基板上に第１ゲート酸化
膜、第１ゲート多結晶シリコン膜（フローティングゲー
ト）、第２ゲート酸化膜及び第２ゲート多結晶シリコン
膜（コントロールゲート）を自己整合により順次形成し
た後、P,As,B等を熱拡散法、イオン注入法等によりシリ
コン基板上に高濃度に導入して、ソース・ドレイン領域
を形成し、ついで気相成長法によってＰ及びＢを含むBP
SG膜を成長させ、さらにこれを例えば950℃,H2/O2雰囲
気中で熱処理することによってこのBPSG膜を平坦化し、
この平坦化によりその後に形成するAl配線層の断線、短
絡を防止するようにしている。そして、Al配線層を形成
した後、CVD法によりシリコン酸化膜あるいはPSG膜を成
長させる事により表面保護膜を形成し、EPROMを製造し
ている。
上記のようにして形成される不揮発性半導体記憶装置
は第１ゲート多結晶シリコン膜に電荷を蓄積する事によ
りMOSトランジスタのしきい値を変化させ、不揮発性記
憶を行うもので そして、BPSG膜は上記のようにAl配線断線等を防止す
る効果を有するとともに、蓄積した電荷を吸収してしま
う可動イオンのNaイオン等を捕らえるゲッタリング効果
があり、その記憶保持特性を向上させることができる。
は第１ゲート多結晶シリコン膜に電荷を蓄積する事によ
りMOSトランジスタのしきい値を変化させ、不揮発性記
憶を行うもので そして、BPSG膜は上記のようにAl配線断線等を防止す
る効果を有するとともに、蓄積した電荷を吸収してしま
う可動イオンのNaイオン等を捕らえるゲッタリング効果
があり、その記憶保持特性を向上させることができる。
ところが、BPSG膜中に含まれるＢやＰが多くなると膜
の平坦性は向上するものの、逆に記憶保持特性を低下さ
せてしまうことに本発明者らは気づいた。従って、BPSG
膜の平坦性を向上させようとすると記憶保持特性が犠牲
になり、逆に記憶保持特性を向上させようとすると、BP
SG膜中に含まれるＢおよびＰの濃度を低下させねばなら
ず、BPSG膜の特性が犠牲になってしまう。
の平坦性は向上するものの、逆に記憶保持特性を低下さ
せてしまうことに本発明者らは気づいた。従って、BPSG
膜の平坦性を向上させようとすると記憶保持特性が犠牲
になり、逆に記憶保持特性を向上させようとすると、BP
SG膜中に含まれるＢおよびＰの濃度を低下させねばなら
ず、BPSG膜の特性が犠牲になってしまう。
そこで本発明は、上記の点に鑑みなされたもので、Ｂ
およびＰを含む絶縁膜のＢおよびＰの濃度を制限するこ
となく、記憶保持特性を向上させることのできる不揮発
性半導体記憶装置を提供することを目的としている。
およびＰを含む絶縁膜のＢおよびＰの濃度を制限するこ
となく、記憶保持特性を向上させることのできる不揮発
性半導体記憶装置を提供することを目的としている。
記憶保持特性に関係する要因としては、絶縁膜のリー
ク特性、可動イオンの影響、分極の作用、絶縁膜中のト
ラップ等がこれまでに報告されているが、本発明者達
は、その内の絶縁膜中のトラップに着目し、実験的考察
を重ねた結果、まず不揮発性半導体装置の表面保護膜と
してプラズマCVD法により窒化シリコン膜（以下、「Ｐ
−SiN膜」と言う）を形成すると、絶縁膜中の電子トラ
ップ密度QSSが減少する事を見い出した。そして、この
事に基づいて本発明はなされたものであり、上記の目的
を達成する為に本発明の不揮発性半導体記憶装置の製造
方法は、半導体基板上の所定領域に第１の絶縁膜を介し
て、互いに電気的に絶縁されるフローティングゲートお
よびコントロールゲートを形成する工程と、 前記フローティングゲートおよびコントロールゲート
を第２の絶縁膜で覆う工程と、 前記半導体基板内に選択的に不純物を導入する事によ
り、絶縁ゲート型トランジスタのソース及びドレイン領
域を形成する工程と、 前記第２の絶縁膜を介して前記フローティングゲート
およびコントロールゲートを、ボロン（Ｂ）を少なくと
も2.5wt％含むとともにリン（Ｐ）を含む絶縁膜で覆う
工程と、 前記ボロンおよびリンを含む絶縁膜をリフローする工
程と、 前記ボロンおよびリンを含む絶縁膜上にプラズマCVD
法により窒素シリコン膜よりなる表面保護膜を形成する
工程と、 を備える事を特徴としている。
ク特性、可動イオンの影響、分極の作用、絶縁膜中のト
ラップ等がこれまでに報告されているが、本発明者達
は、その内の絶縁膜中のトラップに着目し、実験的考察
を重ねた結果、まず不揮発性半導体装置の表面保護膜と
してプラズマCVD法により窒化シリコン膜（以下、「Ｐ
−SiN膜」と言う）を形成すると、絶縁膜中の電子トラ
ップ密度QSSが減少する事を見い出した。そして、この
事に基づいて本発明はなされたものであり、上記の目的
を達成する為に本発明の不揮発性半導体記憶装置の製造
方法は、半導体基板上の所定領域に第１の絶縁膜を介し
て、互いに電気的に絶縁されるフローティングゲートお
よびコントロールゲートを形成する工程と、 前記フローティングゲートおよびコントロールゲート
を第２の絶縁膜で覆う工程と、 前記半導体基板内に選択的に不純物を導入する事によ
り、絶縁ゲート型トランジスタのソース及びドレイン領
域を形成する工程と、 前記第２の絶縁膜を介して前記フローティングゲート
およびコントロールゲートを、ボロン（Ｂ）を少なくと
も2.5wt％含むとともにリン（Ｐ）を含む絶縁膜で覆う
工程と、 前記ボロンおよびリンを含む絶縁膜をリフローする工
程と、 前記ボロンおよびリンを含む絶縁膜上にプラズマCVD
法により窒素シリコン膜よりなる表面保護膜を形成する
工程と、 を備える事を特徴としている。
以下、本発明を図面に示す実施例を用いて説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明する
為の断面図であり、本発明をEPROMの特に１回書き込み
型であるOTP（One Time Programable ROM）の製造方法
に採用した例である。工程順に説明すると、まず同図
（ａ）に示すように、シリコン基板１のフィールド部に
選択酸化技術により選択的に肉厚の厚いシリコン酸化膜
２を形成し、素子形成部には選択的に薄いシリコン酸化
膜３を形成する。そして、メモリセルのフローティング
ゲートを形成する為に１層目多結晶シリコン膜４を成長
させる。この１層目多結晶シリコン膜４を酸化してシリ
コン酸化膜５を形成した後、メモリセルのコントロール
ゲートを形成する為に２層目多結晶シリコン膜６を成長
させる。そして、フォトエッチングにより素子形成部の
多結晶シリコン膜及びシリコン酸化膜を残して除去し、
引き続き高温にて熱酸化してゲートを絶縁膜であるシリ
コン酸化膜７で完全に包囲する。
為の断面図であり、本発明をEPROMの特に１回書き込み
型であるOTP（One Time Programable ROM）の製造方法
に採用した例である。工程順に説明すると、まず同図
（ａ）に示すように、シリコン基板１のフィールド部に
選択酸化技術により選択的に肉厚の厚いシリコン酸化膜
２を形成し、素子形成部には選択的に薄いシリコン酸化
膜３を形成する。そして、メモリセルのフローティング
ゲートを形成する為に１層目多結晶シリコン膜４を成長
させる。この１層目多結晶シリコン膜４を酸化してシリ
コン酸化膜５を形成した後、メモリセルのコントロール
ゲートを形成する為に２層目多結晶シリコン膜６を成長
させる。そして、フォトエッチングにより素子形成部の
多結晶シリコン膜及びシリコン酸化膜を残して除去し、
引き続き高温にて熱酸化してゲートを絶縁膜であるシリ
コン酸化膜７で完全に包囲する。
その後、選択的にイオン注入等を行い、自己整合的に
P,As,B等の不純物を高濃度に導入して、ソース領域８及
びドレイン領域９を形成する。そして、これらの上にCV
D法により４〜5wt％のＰ、及び2.5〜3.5wt％のＢを含む
BPSG膜10を層間絶縁膜として7000Å程度の膜厚に形成
し、引き続き同図（ｂ）に示すように、例えば975℃,N2
雰囲気中で熱処理（リフロー）する事により、このBPSG
膜10の表面平坦化をはかる。
P,As,B等の不純物を高濃度に導入して、ソース領域８及
びドレイン領域９を形成する。そして、これらの上にCV
D法により４〜5wt％のＰ、及び2.5〜3.5wt％のＢを含む
BPSG膜10を層間絶縁膜として7000Å程度の膜厚に形成
し、引き続き同図（ｂ）に示すように、例えば975℃,N2
雰囲気中で熱処理（リフロー）する事により、このBPSG
膜10の表面平坦化をはかる。
そして、同図（ｃ）に示すように、フォトエッチング
によりコンタクトホールを形成し、アルミ蒸着とフォト
エッチングにより電極11を形成する。そして、これらの
上に高周波放電を用いたプラズマCVD法により、例えばR
FPower230〜270mA、SiH4流量230〜270cc/min、NH3流量1
800〜2200cc/min、ガス圧1.4〜2.0Torr、デポ温度370〜
390℃の条件下にて、表面保護膜としてのＰ−SiN膜12を
形成する。その後、パッドの穴開けを行う。そして、図
示はしないが、窓のないプラスチックDIPに封入する事
により、OTPを製造する。
によりコンタクトホールを形成し、アルミ蒸着とフォト
エッチングにより電極11を形成する。そして、これらの
上に高周波放電を用いたプラズマCVD法により、例えばR
FPower230〜270mA、SiH4流量230〜270cc/min、NH3流量1
800〜2200cc/min、ガス圧1.4〜2.0Torr、デポ温度370〜
390℃の条件下にて、表面保護膜としてのＰ−SiN膜12を
形成する。その後、パッドの穴開けを行う。そして、図
示はしないが、窓のないプラスチックDIPに封入する事
により、OTPを製造する。
そこで本実施例によると、プラズマCVD法により、Ｐ
−SiN膜12を形成しているから、シリコン酸化膜中の電
子トラップ密度QSSが第２図のグラフに示すように減少
する。第２図はＰ−SiN膜12形成前か形成後かの違いを
横軸にとり、その時の電子トラップ密度QSSの値を縦軸
にとっている。尚、縦軸は対数目盛にしてある。このグ
ラフからわかるようにＰ−SiN膜12形成後は形成前に比
較してその電子トラップ密度QSSが減少するので、その
分、電子の散失を抑える事ができ、電荷保持特性を向上
させる事ができる。第３図はＰ−SiN膜12形成前後にお
ける記憶保持率を示すグラフであり、横軸に放置時間、
縦軸に記憶保持率を示し、温度200℃における結果であ
る。図中、三角プロットがＰ−SiN膜12形成前で、丸プ
ロットがＰ−SiN膜12形成後であり、図から分かるよう
にＰ−SiN膜12形成後では形成前と比較して記憶保持率
が大幅に向上する。
−SiN膜12を形成しているから、シリコン酸化膜中の電
子トラップ密度QSSが第２図のグラフに示すように減少
する。第２図はＰ−SiN膜12形成前か形成後かの違いを
横軸にとり、その時の電子トラップ密度QSSの値を縦軸
にとっている。尚、縦軸は対数目盛にしてある。このグ
ラフからわかるようにＰ−SiN膜12形成後は形成前に比
較してその電子トラップ密度QSSが減少するので、その
分、電子の散失を抑える事ができ、電荷保持特性を向上
させる事ができる。第３図はＰ−SiN膜12形成前後にお
ける記憶保持率を示すグラフであり、横軸に放置時間、
縦軸に記憶保持率を示し、温度200℃における結果であ
る。図中、三角プロットがＰ−SiN膜12形成前で、丸プ
ロットがＰ−SiN膜12形成後であり、図から分かるよう
にＰ−SiN膜12形成後では形成前と比較して記憶保持率
が大幅に向上する。
又、このようにプラズマCVD法によりＰ−SiN膜12を形
成することにより記憶保持特性を大幅に向上できるの
で、層間絶縁膜としてのBPSG膜10の表面平坦化を行う為
に、前述したような記憶保持特性と表面平坦化との兼ね
合いから、その膜中に含むＢ及びＰの濃度、熱処理温度
等に制限を受けるといった不具合はなく、それらを最適
な値に制御でき、配線の断線や短絡等を全く発生しない
状態にまで表面平坦化を行う事ができる。
成することにより記憶保持特性を大幅に向上できるの
で、層間絶縁膜としてのBPSG膜10の表面平坦化を行う為
に、前述したような記憶保持特性と表面平坦化との兼ね
合いから、その膜中に含むＢ及びＰの濃度、熱処理温度
等に制限を受けるといった不具合はなく、それらを最適
な値に制御でき、配線の断線や短絡等を全く発生しない
状態にまで表面平坦化を行う事ができる。
又、Ｐ−SiN膜12は紫外線の透過率が小さい為に、通
常のEPROMのように消去窓を通しての紫外線による記憶
情報の消去が困難であるが、本実施例により製造される
OTPは記憶情報の消去の必要がないので問題はない。
常のEPROMのように消去窓を通しての紫外線による記憶
情報の消去が困難であるが、本実施例により製造される
OTPは記憶情報の消去の必要がないので問題はない。
以上、本発明を上記実施例を用いて説明したが、本発
明はそれらに限定される事なく、その主旨を逸脱しない
限り、例えば以下に示すように種々変形可能である。
明はそれらに限定される事なく、その主旨を逸脱しない
限り、例えば以下に示すように種々変形可能である。
上記実施例で製造される不揮発性半導体記憶装置はOT
Pであるが、消去窓付きのサーディプに封入した紫外線
で記憶情報の消去を行うタイプのEPROM等においても採
用可能であり、その場合には記憶情報の消去をＸ線にて
行う必要がある。
Pであるが、消去窓付きのサーディプに封入した紫外線
で記憶情報の消去を行うタイプのEPROM等においても採
用可能であり、その場合には記憶情報の消去をＸ線にて
行う必要がある。
又、本発明は、ゲート絶縁膜中の捕獲中心に電荷を蓄
積する事により不揮発性記憶を行うMNOS形のメモリセル
を有する不揮発性半導体記憶装置の製造方法において
も、表面保護膜としてプラズマCVD法によりＰ−SiN膜を
形成すれば同様の効果を期待できるものである。
積する事により不揮発性記憶を行うMNOS形のメモリセル
を有する不揮発性半導体記憶装置の製造方法において
も、表面保護膜としてプラズマCVD法によりＰ−SiN膜を
形成すれば同様の効果を期待できるものである。
以上述べたように本発明によると、ＢおよびＰを含む
絶縁膜上にプラズマCVD法により窒化シリコン膜よりな
る表面保護膜を形成することで、ゲートを覆う酸化膜中
の電子トラップ密度QSSを減少できるため、前記絶縁膜
中の不純物濃度を減少させること無く、記憶保持特性を
大幅に向上させることができる。すなわち、前記Ｂおよ
びＰを含む絶縁膜の特性を損なうこと無く、記憶保持特
性を向上させることのできる不揮発性半導体記憶装置を
提供することができるという優れた効果がある。
絶縁膜上にプラズマCVD法により窒化シリコン膜よりな
る表面保護膜を形成することで、ゲートを覆う酸化膜中
の電子トラップ密度QSSを減少できるため、前記絶縁膜
中の不純物濃度を減少させること無く、記憶保持特性を
大幅に向上させることができる。すなわち、前記Ｂおよ
びＰを含む絶縁膜の特性を損なうこと無く、記憶保持特
性を向上させることのできる不揮発性半導体記憶装置を
提供することができるという優れた効果がある。
第１図（ａ）〜（ｃ）は本発明の一実施例を工程順に説
明する為の断面図、第２図はＰ−SiN膜形成前後におけ
る電子トラップ密度QSSを示すグラフ、第３図はＰ−SiN
膜形成前後における記憶保持率を示すグラフである。 １……シリコン基板,3,5,7……シリコン酸化膜,4……１
層目多結晶シリコン膜,6……２層目多結晶シリコン膜,8
……ソース領域,9……ドレイン領域,10……BPSG膜,12…
…Ｐ−SiN膜。
明する為の断面図、第２図はＰ−SiN膜形成前後におけ
る電子トラップ密度QSSを示すグラフ、第３図はＰ−SiN
膜形成前後における記憶保持率を示すグラフである。 １……シリコン基板,3,5,7……シリコン酸化膜,4……１
層目多結晶シリコン膜,6……２層目多結晶シリコン膜,8
……ソース領域,9……ドレイン領域,10……BPSG膜,12…
…Ｐ−SiN膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 越田 信吾 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 昭61−168944（ＪＰ，Ａ) 特開 昭61−241932（ＪＰ，Ａ) 特開 昭61−287274（ＪＰ，Ａ)
Claims (4)
- 【請求項１】半導体基板上の所定領域に第１の絶縁膜を
介して、互いに電気的に絶縁されるフローティングゲー
トおよびコントロールゲートを形成する工程と、 前記フローティングゲートおよびコントロールゲートを
第２の絶縁膜で覆う工程と、 前記半導体基板内に選択的に不純物を導入する事によ
り、絶縁ゲート型トランジスタのソース及びドレイン領
域を形成する工程と、 前記第２の絶縁膜を介して前記フローティングゲートお
よびコントロールゲートを、ボロン（Ｂ）を少なくとも
2.5wt％含むとともにリン（Ｐ）を含む絶縁膜で覆う工
程と、 前記ボロンおよびリンを含む絶縁膜をリフローする工程
と、 前記ボロンおよびリンを含む絶縁膜上にプラズマCVD法
により窒化シリコン膜よりなる表面保護膜を形成する工
程と、 を備える事を特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項２】前記ボロンおよびリンを含む絶縁膜は2.5w
t％から3.5wt％の範囲で前記ボロンを含むものである特
許請求の範囲第１項記載の不揮発性半導体記憶装置の製
造方法。 - 【請求項３】前記ボロンおよびリンを含む絶縁膜は4wt
％から5wt％の範囲で前記リンを含むものである特許請
求の範囲第１項もしくは第２項に記載の不揮発性半導体
記憶装置の製造方法。 - 【請求項４】前記リフローは975℃で熱処理する工程で
ある特許請求の範囲第１項乃至第３項のいずれかに記載
の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62200302A JP2652638B2 (ja) | 1987-08-10 | 1987-08-10 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62200302A JP2652638B2 (ja) | 1987-08-10 | 1987-08-10 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6442866A JPS6442866A (en) | 1989-02-15 |
| JP2652638B2 true JP2652638B2 (ja) | 1997-09-10 |
Family
ID=16422055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62200302A Expired - Lifetime JP2652638B2 (ja) | 1987-08-10 | 1987-08-10 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2652638B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171229A (ja) * | 1987-12-25 | 1989-07-06 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| JPH088319B2 (ja) * | 1990-05-11 | 1996-01-29 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| KR100546392B1 (ko) * | 2003-11-01 | 2006-01-26 | 삼성전자주식회사 | Ｅｐｒｏｍ 소자를 포함하는 반도체 소자와 그 제조 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241932A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS61287274A (ja) * | 1985-06-14 | 1986-12-17 | Matsushita Electronics Corp | 半導体記憶装置の製造方法 |
-
1987
- 1987-08-10 JP JP62200302A patent/JP2652638B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6442866A (en) | 1989-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080523 Year of fee payment: 11 |