JPS61241932A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS61241932A JPS61241932A JP60082462A JP8246285A JPS61241932A JP S61241932 A JPS61241932 A JP S61241932A JP 60082462 A JP60082462 A JP 60082462A JP 8246285 A JP8246285 A JP 8246285A JP S61241932 A JPS61241932 A JP S61241932A
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- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
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- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＥ Ｐ ＲＯＭ （Ｅｒａｓａｂｌｅ Ｐｒｏ
ｇｒａｍｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ
）やスタテックＲＡＭなど高抵抗多結晶シリコン層を用
いる半導体装置およびその製造方法に関し、特にパッシ
ベーション膜の構造およびその形成方法に関するもので
ある。
ｇｒａｍｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ
）やスタテックＲＡＭなど高抵抗多結晶シリコン層を用
いる半導体装置およびその製造方法に関し、特にパッシ
ベーション膜の構造およびその形成方法に関するもので
ある。
従来、集積回路などの半導体装置では、基板上［Ａｔ配
線を形成した後このＡｔ配線上に形成されるパッシベー
ション膜として、ＣＶＤ法によるＰＳＧ （りんシリケ
ートガラス）膜と、この上に形成されるプラダ？ ＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ ＶａｐｏｕｒＤｅｐｏｓｉ
ｔｉｏｎ）法による窒化シリコン膜とからなる重ね膜を
用いていた。ここで、窒化シリコン膜を用いているのは
、チップをプラスチックモールドとする場合に耐湿性が
劣るので、レジｙ中子２１表面に水分が入ってもチップ
を劣化させないためである。
線を形成した後このＡｔ配線上に形成されるパッシベー
ション膜として、ＣＶＤ法によるＰＳＧ （りんシリケ
ートガラス）膜と、この上に形成されるプラダ？ ＣＶ
Ｄ （Ｃｈｅｍｉｃａｌ ＶａｐｏｕｒＤｅｐｏｓｉ
ｔｉｏｎ）法による窒化シリコン膜とからなる重ね膜を
用いていた。ここで、窒化シリコン膜を用いているのは
、チップをプラスチックモールドとする場合に耐湿性が
劣るので、レジｙ中子２１表面に水分が入ってもチップ
を劣化させないためである。
ところが、真空吸着治具によりチップを吸着してチップ
をケースにつめる際（チップの治具づめの際）ＪＰ真空
吸着治具を用いてリードフレームをペレット付する時に
チップ表面にきずを受ける。
をケースにつめる際（チップの治具づめの際）ＪＰ真空
吸着治具を用いてリードフレームをペレット付する時に
チップ表面にきずを受ける。
又は、プラスチックモールド時にレジン材料中のフィラ
ー（硬い添加物）によりチップにきすを受ける。この場
合、プラズマＣＶＤ法による窒化シリコン膜は一般的に
硬いので、レジンフィラーや治具づめ時の応力、異物に
対し敏感で前記窒化シリコン膜、更にはＰＳＧ膜等にも
クラックが入る。
ー（硬い添加物）によりチップにきすを受ける。この場
合、プラズマＣＶＤ法による窒化シリコン膜は一般的に
硬いので、レジンフィラーや治具づめ時の応力、異物に
対し敏感で前記窒化シリコン膜、更にはＰＳＧ膜等にも
クラックが入る。
このようにパッシベーション膜に受けたきすによりチッ
プの耐湿性が劣化し、ＥＰＲＯＭの場合にはデータ保持
が悪くなり、また配線リークを生ずる。
プの耐湿性が劣化し、ＥＰＲＯＭの場合にはデータ保持
が悪くなり、また配線リークを生ずる。
そこでパッシベーション膜上層のプラズマＣＶＤ法によ
る窒化シリコン膜上に更にスピンコード法によりポリイ
ミド系樹脂膜を形成（塗布〕シ℃応力緩和を図り、前記
きずの発生ひいてはクラックの発生を防止する方法が提
案されている。
る窒化シリコン膜上に更にスピンコード法によりポリイ
ミド系樹脂膜を形成（塗布〕シ℃応力緩和を図り、前記
きずの発生ひいてはクラックの発生を防止する方法が提
案されている。
しかしながら、このようにパッシベーション膜として、
ＣＶＤ法によるＰＳＧ膜とプラズマＣＶＤ法による窒化
シリコン膜とスピンコード法によるポリイミド系樹脂膜
とからなる重ね膜を用いた場合においては、高抵抗の多
結晶シリコン層な有するスタテックＲＡＭ−りＥＦＲＯ
Ｍなどの半導体装置では、パッ７ペークヨン膜形成時に
、即ち前記窒化シリコン膜をプラズマＣＶＤ法により形
成する時に前記窒化シリコン膜と下地絶縁膜（ＰＳＧ膜
）との界面にチャージ（電荷）がたまり、このため高抵
抗多結晶シリコン層抵抗（たとえばスタテックＲＡＭの
負荷）が変動する。
ＣＶＤ法によるＰＳＧ膜とプラズマＣＶＤ法による窒化
シリコン膜とスピンコード法によるポリイミド系樹脂膜
とからなる重ね膜を用いた場合においては、高抵抗の多
結晶シリコン層な有するスタテックＲＡＭ−りＥＦＲＯ
Ｍなどの半導体装置では、パッ７ペークヨン膜形成時に
、即ち前記窒化シリコン膜をプラズマＣＶＤ法により形
成する時に前記窒化シリコン膜と下地絶縁膜（ＰＳＧ膜
）との界面にチャージ（電荷）がたまり、このため高抵
抗多結晶シリコン層抵抗（たとえばスタテックＲＡＭの
負荷）が変動する。
ところが、紫外線（波長２５４ ｎｍ ）照射で回復で
きること、およびＡｔ配線の形成後のパッシベーション
膜の形成に当り、ＰＳＧ膜を先ず形成しその上にプラズ
マＣＶＤ法による窒化シリコン膜を形成する場合に比べ
、ＰＳＧ膜を形成せずに直ちにプラズマＣＶＤ法による
窒化シリコン膜を形成する場合の方が前記多結晶シリコ
ン層抵抗の変動が小さい。
きること、およびＡｔ配線の形成後のパッシベーション
膜の形成に当り、ＰＳＧ膜を先ず形成しその上にプラズ
マＣＶＤ法による窒化シリコン膜を形成する場合に比べ
、ＰＳＧ膜を形成せずに直ちにプラズマＣＶＤ法による
窒化シリコン膜を形成する場合の方が前記多結晶シリコ
ン層抵抗の変動が小さい。
従ってＡｔ配線の形成後、プラズマＣＶＤ法による窒化
シリコン膜を先ず形成し、その後紫外線照射を行なう工
程を加えてやればよい。よってＡｔ配線形成後のパッシ
ベーション膜形成工程は次のようになる。
シリコン膜を先ず形成し、その後紫外線照射を行なう工
程を加えてやればよい。よってＡｔ配線形成後のパッシ
ベーション膜形成工程は次のようになる。
即ち、先ずプラズマＣＶＤ法により窒化シリコン膜を形
成し、これをポンディングパッド用ホール形成のための
パターニングを行なう。次に紫外線照射を行なって、前
述した多結晶クリコン層抵抗の変動を防止している。次
にポリイミド系樹脂膜形成工程を行なう。即ち、アルミ
ニウム（Ａｔ） 。
成し、これをポンディングパッド用ホール形成のための
パターニングを行なう。次に紫外線照射を行なって、前
述した多結晶クリコン層抵抗の変動を防止している。次
にポリイミド系樹脂膜形成工程を行なう。即ち、アルミ
ニウム（Ａｔ） 。
キレート処理（ＡＬキレート材の塗布、ベーク）を行な
って次に行なうポリイミド系樹脂の接着性をよくする。
って次に行なうポリイミド系樹脂の接着性をよくする。
この後ポリイミド系樹脂をスピンコード法により塗布し
、ベークを行ないポリイミド系樹脂膜を形成する。次に
パッド用ホールを形成すべき箇所のポリイミド系樹脂膜
をホトエツチングする。これにより露出したパッド用ホ
ール箇所のｋＡ配線のＡｔ表面には前記Ａｊキレート処
理の際にＡｔ、０．が生成されているので、これを除去
すべくスルファミノ酸により人り、０．をエッチし、更
にＡｔ表面処理により薄＜ Ａｔ表面をエッチする。こ
れによりパッシベーション膜にパッド用ホールが形成さ
れこれに電極パッドを埋込み形成する。
、ベークを行ないポリイミド系樹脂膜を形成する。次に
パッド用ホールを形成すべき箇所のポリイミド系樹脂膜
をホトエツチングする。これにより露出したパッド用ホ
ール箇所のｋＡ配線のＡｔ表面には前記Ａｊキレート処
理の際にＡｔ、０．が生成されているので、これを除去
すべくスルファミノ酸により人り、０．をエッチし、更
にＡｔ表面処理により薄＜ Ａｔ表面をエッチする。こ
れによりパッシベーション膜にパッド用ホールが形成さ
れこれに電極パッドを埋込み形成する。
しかしながら、以上のようなパッシベーション膜形成工
程により前述した高抵抗多結晶クリコン層抵抗の変動は
防止されるが、一方では、スルファミノ酸によるｈｔ、
ｏ 、エッチやこの後に行なう１６表面処理（Ａｔ表
面を薄くエッチする）のコントロールが甚だ難しく、パ
ッド部の形成箇所の人り表面の変色が起きたりする。従
ってポリイミド系樹脂膜形成プロセスが不安定となり、
信頼性に欠けることになる。
程により前述した高抵抗多結晶クリコン層抵抗の変動は
防止されるが、一方では、スルファミノ酸によるｈｔ、
ｏ 、エッチやこの後に行なう１６表面処理（Ａｔ表
面を薄くエッチする）のコントロールが甚だ難しく、パ
ッド部の形成箇所の人り表面の変色が起きたりする。従
ってポリイミド系樹脂膜形成プロセスが不安定となり、
信頼性に欠けることになる。
本発明の目的は、基板上に形成される高抵抗の多結晶シ
リコン層抵抗の安定化を図ると共に、パッシベーション
膜上層の応力緩和のための絶縁膜によりレジンフィラー
や治具づめ時の応力、異物によるきすの発生やクラック
の発生を防止し、もって高信頼度の半導体装置を提供す
ることにある。
リコン層抵抗の安定化を図ると共に、パッシベーション
膜上層の応力緩和のための絶縁膜によりレジンフィラー
や治具づめ時の応力、異物によるきすの発生やクラック
の発生を防止し、もって高信頼度の半導体装置を提供す
ることにある。
また本発明の目的は、基板上に形成される高抵抗の多結
晶シリコン層抵抗の安定化を図ると共に、パッシベーシ
ョン膜上層の応力緩和のための絶縁膜のプロセスの安定
化を図り、もって高信頼度の半導体装置の製造を可能な
らしめる半導体装置の製造方法を提供することにある。
晶シリコン層抵抗の安定化を図ると共に、パッシベーシ
ョン膜上層の応力緩和のための絶縁膜のプロセスの安定
化を図り、もって高信頼度の半導体装置の製造を可能な
らしめる半導体装置の製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、基板上に高抵抗の多結晶シリコン層を有する
半導体装置において、基板上に配線を形成した後、プラ
ズマＣＶＤ法による窒化シリコン膜（第１の絶縁膜〕を
形成し、次にバターニングによりパッド用ホールを形成
し、その後ＰＳＧ膜（窒化シリコン膜以外の第２の絶縁
膜）を形成し、このＰＳＧ膜上に接着性を良くするため
の処理を行ない、更に応力緩和のためのポリイミド系樹
脂膜（第３の絶縁膜）を形成し、これら窒化シリコン膜
とＰＳＧ膜とポリイミド系樹脂膜でパッシベーション膜
を構成したもので、前記多結晶シリコン層抵抗の安定化
及びポリイミド系樹脂膜形成プロセスの安定化を図り、
チップに加わる応力を緩和してきすの発生、クラックの
発生を防止し、もって高信頼性を実現せんとするもので
ある。
半導体装置において、基板上に配線を形成した後、プラ
ズマＣＶＤ法による窒化シリコン膜（第１の絶縁膜〕を
形成し、次にバターニングによりパッド用ホールを形成
し、その後ＰＳＧ膜（窒化シリコン膜以外の第２の絶縁
膜）を形成し、このＰＳＧ膜上に接着性を良くするため
の処理を行ない、更に応力緩和のためのポリイミド系樹
脂膜（第３の絶縁膜）を形成し、これら窒化シリコン膜
とＰＳＧ膜とポリイミド系樹脂膜でパッシベーション膜
を構成したもので、前記多結晶シリコン層抵抗の安定化
及びポリイミド系樹脂膜形成プロセスの安定化を図り、
チップに加わる応力を緩和してきすの発生、クラックの
発生を防止し、もって高信頼性を実現せんとするもので
ある。
第】図は本発明による半導体装置の一実施例を示し、第
２図は第１図の半導体装置の製造方法の一実施例を示す
ものである。第１図および第２図を用いて本発明を説明
する。なお第１図は、ＥＰＲＯＭの周辺回路の構造を示
し、ＭＯ８素子と高抵抗多結晶シリコン層と入力バンド
が示されている。
２図は第１図の半導体装置の製造方法の一実施例を示す
ものである。第１図および第２図を用いて本発明を説明
する。なお第１図は、ＥＰＲＯＭの周辺回路の構造を示
し、ＭＯ８素子と高抵抗多結晶シリコン層と入力バンド
が示されている。
先ス、第１図において、Ｐ形シリコン基板１０表面にフ
ィールド絶縁膜２が形成され、アクティブ領域にはＮチ
ャンネルＭＯ８素子３が形成されている。４はゲート電
極（多結晶シリコンゲート）。
ィールド絶縁膜２が形成され、アクティブ領域にはＮチ
ャンネルＭＯ８素子３が形成されている。４はゲート電
極（多結晶シリコンゲート）。
５および６はソースおよびドレイン領域のＮ＋拡散層、
７はゲート酸化膜、８はフィールド絶縁膜２上に形成さ
れた高抵抗の多結晶シリコン層であって、両端部には不
純物としてりんがドープされている。９は酸化膜、１０
はＣＶＤ法によるＰＳＧ膜、】１はＰＳＧ膜１０に形成
されたコンタクトホール、１２はパターニングされたＡ
ｔ配線である。このＡｔ配線１２上にはプラズマＣＶＤ
法による窒化シリコン膜１３が形成されており、この窒
化シリコン膜１３上にはＰＳＧ膜１膜上４成されている
。更にＰＳＧ膜１膜上４上ピンコード法によりポリイミ
ド系樹脂膜１５が形成されている。１６はパッド用ホー
ル１７に埋込み形成された電極パッドである。
７はゲート酸化膜、８はフィールド絶縁膜２上に形成さ
れた高抵抗の多結晶シリコン層であって、両端部には不
純物としてりんがドープされている。９は酸化膜、１０
はＣＶＤ法によるＰＳＧ膜、】１はＰＳＧ膜１０に形成
されたコンタクトホール、１２はパターニングされたＡ
ｔ配線である。このＡｔ配線１２上にはプラズマＣＶＤ
法による窒化シリコン膜１３が形成されており、この窒
化シリコン膜１３上にはＰＳＧ膜１膜上４成されている
。更にＰＳＧ膜１膜上４上ピンコード法によりポリイミ
ド系樹脂膜１５が形成されている。１６はパッド用ホー
ル１７に埋込み形成された電極パッドである。
このように構成された半導体装置においてパッシベーシ
ョン膜は、窒化シリコン膜１３とＰＳＧ膜１膜上４リイ
ミド系樹脂膜１５からなる重ね膜で構成されている。こ
こでプラズマＣＶＤ法による窒化シリコン膜１３により
、チップをプラスチックモールド品とした場合、レジン
中チップ表面に水分が入ってもチップを劣化させること
はない。
ョン膜は、窒化シリコン膜１３とＰＳＧ膜１膜上４リイ
ミド系樹脂膜１５からなる重ね膜で構成されている。こ
こでプラズマＣＶＤ法による窒化シリコン膜１３により
、チップをプラスチックモールド品とした場合、レジン
中チップ表面に水分が入ってもチップを劣化させること
はない。
また上層のポリイミド系樹脂膜１５は応力緩和部材であ
るので、チップの治具づめの際や真空吸着治具を用いて
リードフレームをペレット付ケする時の応力や異物によ
って、またプラスチックモード品としたときのレジン中
のフィラーによって、夫々チップにきずをつけることは
なく、クラックの発生も防止される。更にＡＡ配線１２
上にプラズマＣＶＤ法による窒化シリコン膜１３を形成
する時にこのプラズマＣＶＤ法の影響で窒化シリコン膜
１３と下地絶縁膜（ＰＳＧ膜］０〕との界面にチャージ
が殆んどたまらないので、高抵抗多結晶シリコン層８の
抵抗の変動はきわめて小さく抑制されろ。しかもＰＳＧ
膜１膜上４成後紫外線（波長２５４ ｎｍ ）照射を行
なってやれば窒化シリコン膜１３とＰＳＧ膜１０との界
面などにわずかにたまっ℃いたチャージは励起されて放
出されてしまうので、多結晶シリコン層８の抵抗の変動
は全くなくなり本来の抵抗値を回復し、高抵抗多結晶シ
リコン層８の抵抗の安定化が一層図られる。
るので、チップの治具づめの際や真空吸着治具を用いて
リードフレームをペレット付ケする時の応力や異物によ
って、またプラスチックモード品としたときのレジン中
のフィラーによって、夫々チップにきずをつけることは
なく、クラックの発生も防止される。更にＡＡ配線１２
上にプラズマＣＶＤ法による窒化シリコン膜１３を形成
する時にこのプラズマＣＶＤ法の影響で窒化シリコン膜
１３と下地絶縁膜（ＰＳＧ膜］０〕との界面にチャージ
が殆んどたまらないので、高抵抗多結晶シリコン層８の
抵抗の変動はきわめて小さく抑制されろ。しかもＰＳＧ
膜１膜上４成後紫外線（波長２５４ ｎｍ ）照射を行
なってやれば窒化シリコン膜１３とＰＳＧ膜１０との界
面などにわずかにたまっ℃いたチャージは励起されて放
出されてしまうので、多結晶シリコン層８の抵抗の変動
は全くなくなり本来の抵抗値を回復し、高抵抗多結晶シ
リコン層８の抵抗の安定化が一層図られる。
以上により多結晶シリコン層８を有するＥＦＲＯＭの信
頼度を高めることができる。
頼度を高めることができる。
次に、第１図の如きパッシベーション膜の構造は第２図
（ａ）〜（ｄ）に示すようにして作られる。
（ａ）〜（ｄ）に示すようにして作られる。
即ち、先ず、第２図（ａ）に示すようにシリコン基板１
表面に形成したフィールド絶縁膜２上に多結晶シリコン
層８を形成し、アクティブ領域にＭＯ８素子３を形成し
、層間絶縁膜としてＰＳＧ膜ｌＯを形成し、図示の如く
人り配線１２を形成する。
表面に形成したフィールド絶縁膜２上に多結晶シリコン
層８を形成し、アクティブ領域にＭＯ８素子３を形成し
、層間絶縁膜としてＰＳＧ膜ｌＯを形成し、図示の如く
人り配線１２を形成する。
次に同図（ｂ）に示すようにプラズマＣＶＤ法により窒
化シリコン膜１３を形成し、その後バターニングにより
パッド用ホールを形成すべき箇所にパッド用ホール１７
ａを形成する。この後ＣＶＤ法によりＰＳＧ膜１膜上４
面に形成する。次に紫外線照射（波長２５４ ｎｍ ）
を行ない、これにより ′前記窒化シリコン膜１３形成
時のプラズマＣＶＤ法の影響で起る窒化シリコン膜１３
と下地絶縁膜（ＰＳＧ膜１０）との界面などにたまって
いたわずかなチャージをも励起して放出させてしまうの
で、多結晶シリコン層８の微小な抵抗変動すら解消し、
多結晶ノリコン層８本来の抵抗値を示すことになる。こ
の後、次に行なうポリイミド系樹脂１５の接着性をよく
するためにＡｔキレート処理（ＡＬキレート材の塗布、
ベーク）を行なう。この場合はＰＳＧ膜１膜上４面にＡ
ｔキレート処理を行なうので、従来の如＜Ａｔ、Ｏ，が
生成されることはない。
化シリコン膜１３を形成し、その後バターニングにより
パッド用ホールを形成すべき箇所にパッド用ホール１７
ａを形成する。この後ＣＶＤ法によりＰＳＧ膜１膜上４
面に形成する。次に紫外線照射（波長２５４ ｎｍ ）
を行ない、これにより ′前記窒化シリコン膜１３形成
時のプラズマＣＶＤ法の影響で起る窒化シリコン膜１３
と下地絶縁膜（ＰＳＧ膜１０）との界面などにたまって
いたわずかなチャージをも励起して放出させてしまうの
で、多結晶シリコン層８の微小な抵抗変動すら解消し、
多結晶ノリコン層８本来の抵抗値を示すことになる。こ
の後、次に行なうポリイミド系樹脂１５の接着性をよく
するためにＡｔキレート処理（ＡＬキレート材の塗布、
ベーク）を行なう。この場合はＰＳＧ膜１膜上４面にＡ
ｔキレート処理を行なうので、従来の如＜Ａｔ、Ｏ，が
生成されることはない。
次に同図（Ｃ）に示すように全面にスピンコード法によ
りポリイミド系樹脂膜１５を形成する。
りポリイミド系樹脂膜１５を形成する。
更に同図（ｄ）に示すようにポリイミド系樹脂膜１５を
ホトエツチングによりパッド用ホールを形成すべき箇所
をエッチし、この後ＰＳＧ膜１４もエッチしてパッド用
ホール１７を形成する。このホール１７に電極パッド１
６を図示の如く形成することにより第１図に示す半導体
装置が作られる。
ホトエツチングによりパッド用ホールを形成すべき箇所
をエッチし、この後ＰＳＧ膜１４もエッチしてパッド用
ホール１７を形成する。このホール１７に電極パッド１
６を図示の如く形成することにより第１図に示す半導体
装置が作られる。
このような製造方法によると、Ａｔ配線１２上にプラズ
マＣＶＤ法による鴛化シリコン膜１３を形成したので、
そのプラズマＣＶＤ法による影響で起る多結晶シリコン
層８の抵抗変動はきわめて小さく、この微小な変動もＰ
ＳＧ膜１膜上４成後に行なう紫外線照射（波長２５４
ｎｍ ）により完全に除去することができ、高抵抗多結
晶シリコン層８の抵抗の安定化が一層図られる。
マＣＶＤ法による鴛化シリコン膜１３を形成したので、
そのプラズマＣＶＤ法による影響で起る多結晶シリコン
層８の抵抗変動はきわめて小さく、この微小な変動もＰ
ＳＧ膜１膜上４成後に行なう紫外線照射（波長２５４
ｎｍ ）により完全に除去することができ、高抵抗多結
晶シリコン層８の抵抗の安定化が一層図られる。
また第２図Φ）に示す如くパッド用ホールを形成すべき
箇所のＡｔ配線１２上にＰＳＧ膜１４が形成されている
ので、このＰＳＧ膜１４の形成後にＡ／、キレート処理
を行なってもＡＬ、Ｏｓが生成しない。従ってＡＡ、Ｏ
，を除去するためのスルファミノ酸処理やＡｔ表面処理
を行なう必要がなく、このためプロセスが簡略化される
と共にＡＡ配線１２のパッド部箇所のＡｔ表面が変色し
たりすることはない。これによりポリイミド系樹脂膜１
５の形成プロセスの安定化が図られる。
箇所のＡｔ配線１２上にＰＳＧ膜１４が形成されている
ので、このＰＳＧ膜１４の形成後にＡ／、キレート処理
を行なってもＡＬ、Ｏｓが生成しない。従ってＡＡ、Ｏ
，を除去するためのスルファミノ酸処理やＡｔ表面処理
を行なう必要がなく、このためプロセスが簡略化される
と共にＡＡ配線１２のパッド部箇所のＡｔ表面が変色し
たりすることはない。これによりポリイミド系樹脂膜１
５の形成プロセスの安定化が図られる。
以上により高信頼度の半導体装置（ＥＦＲＯＭ）を製造
できる。
できる。
（１）基板上に配線を形成した後、パッシベーション膜
としてプラズマＣＶＤ法による第１の絶縁膜を形成した
ので、そのプラズマＣＶＤ法による影響で、基板上の高
抵抗の多結晶シリコン層抵抗が変動を受けないようにす
ることができ、従って、高抵抗の多結晶シリコン層抵抗
の安定化を図ることができる。
としてプラズマＣＶＤ法による第１の絶縁膜を形成した
ので、そのプラズマＣＶＤ法による影響で、基板上の高
抵抗の多結晶シリコン層抵抗が変動を受けないようにす
ることができ、従って、高抵抗の多結晶シリコン層抵抗
の安定化を図ることができる。
（２）配線のパッド部を形成すべき箇所には、第２の絶
縁膜が形成されているので、この第２の絶縁膜上に第３
の絶縁膜との接着性をよくするための処理を行なっても
、パッド部を形成すべき箇所の配線表面が酸化されるこ
とがなく、従って従来の口くその配線表面の酸化物除去
のための処理（スルファミノ酸処理や配線の表面処理（
薄くエッチすること）を行なう必要がない。このためプ
ロセスが簡略化されると共にパッド部形成箇所の配線表
面が変色したりすることはない。これにより従来に比べ
、パッシベーション膜のプロセス、特に第３の絶縁膜の
プロセスの安定化を図ることができる。
縁膜が形成されているので、この第２の絶縁膜上に第３
の絶縁膜との接着性をよくするための処理を行なっても
、パッド部を形成すべき箇所の配線表面が酸化されるこ
とがなく、従って従来の口くその配線表面の酸化物除去
のための処理（スルファミノ酸処理や配線の表面処理（
薄くエッチすること）を行なう必要がない。このためプ
ロセスが簡略化されると共にパッド部形成箇所の配線表
面が変色したりすることはない。これにより従来に比べ
、パッシベーション膜のプロセス、特に第３の絶縁膜の
プロセスの安定化を図ることができる。
（３）第３の絶縁膜は応力緩和部材であるので、チップ
治具づめの際や治具を用いてリードフレームをベレット
付する時の応力や異物によって、またプラスチックモー
ルド品とした場合にレジンフィラーによってもチップは
きずを受けることはなくクラックの発生も防止される。
治具づめの際や治具を用いてリードフレームをベレット
付する時の応力や異物によって、またプラスチックモー
ルド品とした場合にレジンフィラーによってもチップは
きずを受けることはなくクラックの発生も防止される。
（４）以上より高信頼度の半導体装置（たとえば高抵抗
多結晶シリコン層を有するＥＰＲＯＭやスタティックＲ
ＡＭなどの半導体装置）を提供することができる。
多結晶シリコン層を有するＥＰＲＯＭやスタティックＲ
ＡＭなどの半導体装置）を提供することができる。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、第１の絶
縁膜としてプラズマＣＶＤ法による窒化シリコン膜を用
いているが、その他のプラズマＣＶＤ法による絶縁膜を
用いてもよい。また第２の絶縁膜としてＣＶＤ法による
ＰＳＧ膜を用いているが、第１の絶縁膜がプラズマＣＶ
Ｄ法による窒化シリコン膜の場合、その他のＣＶＤ法に
よる絶縁膜（たとえば酸化シリコン（Ｓｉｎｓ）膜〕を
用いてもよいし、プラズマＣＶＤ法による前記窒化シリ
コン膜以外のプラズマＣＶＤ法による絶縁膜（たとえば
酸化シリコン（８１０！ ）膜）を用いてもよいし、ス
パッタ蒸着法による絶縁膜（たとえば酸化シリコン（Ｓ
ｉＯ２）膜〕を用いてもよく、要は第１の絶縁膜以外の
絶゛縁膜を用いればよい。なお、第２の絶縁膜としてプ
ラズマＣＶＤ法による絶縁膜を用いた場合でも、第２の
絶縁膜の形成後紫外線（波長２５４ｎｍ）照射を行なっ
てやれば第１の絶縁膜、および第２の絶縁膜形成時のプ
ラズマＣＶＤ法による影響で第１および第２の絶縁膜と
下地絶縁膜との界面にたまるわずかのチャージをも励起
し℃放出してしまうので高抵抗多結晶シリコン層抵抗の
変動は全くなく、多結晶シリコン層抵抗の一層の安定化
が図られる。また第３の絶縁膜としてポリイミド系樹脂
膜を用いているが、要は応力緩和のための絶縁膜であれ
ばよい。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、第１の絶
縁膜としてプラズマＣＶＤ法による窒化シリコン膜を用
いているが、その他のプラズマＣＶＤ法による絶縁膜を
用いてもよい。また第２の絶縁膜としてＣＶＤ法による
ＰＳＧ膜を用いているが、第１の絶縁膜がプラズマＣＶ
Ｄ法による窒化シリコン膜の場合、その他のＣＶＤ法に
よる絶縁膜（たとえば酸化シリコン（Ｓｉｎｓ）膜〕を
用いてもよいし、プラズマＣＶＤ法による前記窒化シリ
コン膜以外のプラズマＣＶＤ法による絶縁膜（たとえば
酸化シリコン（８１０！ ）膜）を用いてもよいし、ス
パッタ蒸着法による絶縁膜（たとえば酸化シリコン（Ｓ
ｉＯ２）膜〕を用いてもよく、要は第１の絶縁膜以外の
絶゛縁膜を用いればよい。なお、第２の絶縁膜としてプ
ラズマＣＶＤ法による絶縁膜を用いた場合でも、第２の
絶縁膜の形成後紫外線（波長２５４ｎｍ）照射を行なっ
てやれば第１の絶縁膜、および第２の絶縁膜形成時のプ
ラズマＣＶＤ法による影響で第１および第２の絶縁膜と
下地絶縁膜との界面にたまるわずかのチャージをも励起
し℃放出してしまうので高抵抗多結晶シリコン層抵抗の
変動は全くなく、多結晶シリコン層抵抗の一層の安定化
が図られる。また第３の絶縁膜としてポリイミド系樹脂
膜を用いているが、要は応力緩和のための絶縁膜であれ
ばよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である基板上に高抵抗多結
晶シリコン層を有するＥＦＲＯＭに適用した場合につい
て説明したが、それに限定されるものではなく、たとえ
ば基板上に高抵抗多結晶シリコン層を有するスタティッ
クＲＡＭなど、基板上に高抵抗多結晶シリコン層を有す
る半導体装置全般に適用できる。
をその背景となった利用分野である基板上に高抵抗多結
晶シリコン層を有するＥＦＲＯＭに適用した場合につい
て説明したが、それに限定されるものではなく、たとえ
ば基板上に高抵抗多結晶シリコン層を有するスタティッ
クＲＡＭなど、基板上に高抵抗多結晶シリコン層を有す
る半導体装置全般に適用できる。
第１図は本発明による半導体装置の一実施例を示す縦断
面図である。 第２図（ａ）〜（ｄ）は第１図の半導体装置の製造方法
の一実施例を示す工程断面図である。 １・・・シリコン基板、２・・・フィールド絶縁膜、３
・・・ＭＯ８素子、８・・・高抵抗の多結晶シリコン層
、１０・・・ＰＳＧ膜、１２・・・Ａｔ配線、１３・・
・窒化シリコン膜、１４・・・ＰＳＧ膜、１５・・・ポ
リイミド系樹脂膜、１６・・・電極パッド、１７ａ、１
７・・・パッド用ホール。 −
面図である。 第２図（ａ）〜（ｄ）は第１図の半導体装置の製造方法
の一実施例を示す工程断面図である。 １・・・シリコン基板、２・・・フィールド絶縁膜、３
・・・ＭＯ８素子、８・・・高抵抗の多結晶シリコン層
、１０・・・ＰＳＧ膜、１２・・・Ａｔ配線、１３・・
・窒化シリコン膜、１４・・・ＰＳＧ膜、１５・・・ポ
リイミド系樹脂膜、１６・・・電極パッド、１７ａ、１
７・・・パッド用ホール。 −
Claims (1)
- 【特許請求の範囲】 １、基板上に高抵抗の多結晶シリコン層を有する半導体
装置において、パッシベーシヨン膜としてプラズマＣＶ
Ｄ法による第１の絶縁膜と、この第１の絶縁膜上に形成
される前記第１の絶縁膜以外の第２の絶縁膜と、この第
２の絶縁膜上に形成される応力緩和のための第３の絶縁
膜とからなる重ね膜を用いてなることを特徴とする半導
体装置。 ２、絶縁膜上に前記多結晶シリコン層を有し、前記プラ
ズマＣＶＤ法による第１の絶縁膜として窒化シリコン膜
を用い、前記第２の絶縁膜としてＣＶＤ法による絶縁膜
、プラズマＣＶＤ法による前記窒化シリコン膜以外のプ
ラズマＣＶＤ法による絶縁膜、スパッタ蒸着法による絶
縁膜のいずれかを用い、前記第３の絶縁膜としてポリイ
ミド系樹脂を用いてなる特許請求の範囲第１項記載の半
導体装置。 ３、前記ＣＶＤ法による絶縁膜としてりんシリケートガ
ラス膜、前記プラズマＣＶＤ法による絶縁膜として酸化
シリコン膜、前記スパッタ蒸着法による絶縁膜として酸
化シリコン膜を夫々用いてなる特許請求の範囲第２項記
載の半導体装置。 ４、基板上に高抵抗の多結晶シリコン層を有する半導体
装置の製造方法において、基板上に配線を形成した後、
プラズマＣＶＤ法による第１の絶縁膜を形成する工程と
、次にパターニングによりパッド用ホールを形成する工
程と、前記第１の絶縁膜以外の第２の絶縁膜を形成する
工程と、この第２の絶縁膜上に接着性をよくするための
処理を行なう工程と、更に応力緩和のための第３の絶縁
膜を形成する工程を備え、これによりこれら第１ないし
第３の絶縁膜より成るパッシベーション膜を形成するよ
うにしたことを特徴とする半導体装置の製造方法。 ５、前記第３の絶縁膜を形成する工程の後に、前記第３
の絶縁膜および前記第２の絶縁膜を夫々エッチングして
パッド用ホールを形成する工程と、更に電極パッドを形
成する工程とを付加してなる特許請求の範囲第４項記載
の半導体装置の製造方法。 ６、前記多結晶シリコン層をフィールド絶縁膜上に形成
し、前記プラズマＣＶＤ法による第１の絶縁膜として窒
化シリコン膜を用い、前記第２の絶縁膜としてＣＶＤ法
による絶縁膜、プラズマＣＶＤ法による前記窒化シリコ
ン膜以外のプラズマＣＶＤ法による絶縁膜、スパッタ蒸
着法による絶縁膜のいずれかを用い、前記第３の絶縁膜
としてポリイミド系樹脂を用いてなる特許請求の範囲第
４項又は第５項記載の半導体装置の製造方法。 ７、前記ＣＶＤ法による絶縁膜としてりんシリケートガ
ラス膜、前記プラズマＣＶＤ法による絶縁膜として酸化
シリコン膜、前記スパッタ蒸着法による絶縁膜として酸
化シリコン膜を夫々用いてなる特許請求の範囲第６項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082462A JPS61241932A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082462A JPS61241932A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61241932A true JPS61241932A (ja) | 1986-10-28 |
Family
ID=13775170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60082462A Pending JPS61241932A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61241932A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170929A (ja) * | 1987-01-09 | 1988-07-14 | Sony Corp | 蓄積電荷の制御方法 |
| JPS6442866A (en) * | 1987-08-10 | 1989-02-15 | Nippon Denso Co | Manufacture of nonvolatile semiconductor storage device |
| JPH01146342A (ja) * | 1987-12-03 | 1989-06-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01171229A (ja) * | 1987-12-25 | 1989-07-06 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| JPH02122528A (ja) * | 1988-10-31 | 1990-05-10 | Sony Corp | 半導体素子の製法 |
| JPH045828A (ja) * | 1990-04-23 | 1992-01-09 | Nec Corp | 半導体装置 |
| JP2012039029A (ja) * | 2010-08-11 | 2012-02-23 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
-
1985
- 1985-04-19 JP JP60082462A patent/JPS61241932A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170929A (ja) * | 1987-01-09 | 1988-07-14 | Sony Corp | 蓄積電荷の制御方法 |
| JPS6442866A (en) * | 1987-08-10 | 1989-02-15 | Nippon Denso Co | Manufacture of nonvolatile semiconductor storage device |
| JPH01146342A (ja) * | 1987-12-03 | 1989-06-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01171229A (ja) * | 1987-12-25 | 1989-07-06 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| JPH02122528A (ja) * | 1988-10-31 | 1990-05-10 | Sony Corp | 半導体素子の製法 |
| JPH045828A (ja) * | 1990-04-23 | 1992-01-09 | Nec Corp | 半導体装置 |
| JP2012039029A (ja) * | 2010-08-11 | 2012-02-23 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
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