KR0179558B1 - 반도체 소자의 본딩 패드 형성방법 - Google Patents

반도체 소자의 본딩 패드 형성방법 Download PDF

Info

Publication number
KR0179558B1
KR0179558B1 KR1019950048284A KR19950048284A KR0179558B1 KR 0179558 B1 KR0179558 B1 KR 0179558B1 KR 1019950048284 A KR1019950048284 A KR 1019950048284A KR 19950048284 A KR19950048284 A KR 19950048284A KR 0179558 B1 KR0179558 B1 KR 0179558B1
Authority
KR
South Korea
Prior art keywords
film
forming
thickness
predetermined
photoresist
Prior art date
Application number
KR1019950048284A
Other languages
English (en)
Other versions
KR970053163A (ko
Inventor
박상훈
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019950048284A priority Critical patent/KR0179558B1/ko
Publication of KR970053163A publication Critical patent/KR970053163A/ko
Application granted granted Critical
Publication of KR0179558B1 publication Critical patent/KR0179558B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 반도체 소자의 제조공정에서 와이어 본딩을 위한 본딩패드 형성방법을 제공하는 것을 목적으로 한다.
이와 같은 목적을 달성하기 위한 본딩 패드 형성방법은 소정의 단위 셀 및 배선 등이 형성된 반도체 기판 상부에 소정의 층간 절연용 산화막이 형성된 반도체 소자에 있어서, 상기 산화막 위에 소정 두께의 본딩 패드용 Al-Cu 합금막을 형성하는 단계; Al-Cu 합금막 위에 알루미늄 막을 형성하는 단계; 상기 알루미늄 막 위에 반사방지막을 형성하는 단계; 반사방지막 위에 보호막을 형성하는 단계; 보호막 위에 감광막을 소정 두께로 도포한 다음, 감광막 마스크 패턴을 형성하는 단계; 노출된 보호막을 소정 두께만큼 남긴 상태로 식각하는 단계; 실리콘 이온을 소정의 에너지로서 소정양만큼 알루미늄 내에 이온주입하는 단계; 감광막을 식각장벽으로 하여 실리콘 이온이 주입된 알루미늄 합금막을 노출시키는 단계; 감광막을 제거하고 열처리하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 본딩 패드 형성방법
제1도는 종래의 실시예에 따른 본딩패드에 자연산화막이 형성된 상태를 보여주는 단면도.
제2도는 본 발명의 실시예에 따른 본딩 패드의 형성방법을 설명하기 위한 공정 흐름도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 산화막
13 : Al-Cu합금막 14 : Al막
15 : TiN막 16 : 보호용 산화막
17 : 보호용 질화막
본 발명은 반도체 소자의 제조공정에서 와이어 본딩을 위한 본딩 패드 형성방법에 관한 것이다.
일반적으로 반도체 소자의 칩 제조공정에서 설계된 단위셀을 배열하고 연결하기 위해 반도체 기판의 예정된 부분에 불순물의 선택적 도입공정, 절연층과 도전층을 적층하는 적층공정 및 패턴 마스크 공정등이 차례로 실행되어 각각의 칩에 집적회로가 형성된다.
이와 같이 하여 형성된 집적회로칩은 조립공정으로 보내져서 칩절단, 칩부착, 와이어 본딩, 몰드, 포밍, 트림공정 등의 순서로 진행하여 각각의 IC를 형성하다.
상기한 반도체 소자의 칩 제조공정에서 캐패시터나 MOSFET와 같은 소자의 도핑단계의 금속배선형성이 완료되면, 소자나 회로의 제조는 끝나지만 그 완성된 회로가 쉽게 오염이 되는 문제점과 얇고 깨지기 쉬운 금속배선이 손상될 염려가 있다. 이러한 문제는 오염에 대한 장벽과 금속 보호를 해주는 얇은 막을 웨이퍼에 씌워 주므로써 해결한다. 이러한 막을 보호막(Passivation layer)이라 하는데, 상기 보호막 하층의 금속 패드는 외부의 와이어와 전기적으로 연결되어야 한다.
상기 금속패드의 형성후 보호막을 형성한 다음, 홀을 뚫어서 와이어와 연결하게 되는데, 상기 보호막은 금속패드의 증착후 열처리 없이 바로 행해지게 된다.
첨부한 도면 제1도는 종래의 와이어 본딩 패드가 형성된 상태를 보여주는 도면으로서, 도면에 도시한 와이어 본딩 패드의 형성까지의 과정을 설명하면 다음과 같다.
기본적인 구성요소들이 형성된 반도체 기판(1)의 절연막(2) 상부에 금속 패드막(3), 예를 들면, 알루미늄-구리의 합금막을 증착한 다음, 금속패드 패턴을 형성하기 위한 감광막의 노광시 광의 반사에 의한 노치를 방지하기 위한 TiN의 반사방지막(4)을 상기 금속 패드막(3) 위에 적층한다.
상기 반사 방지막(4) 위에는 표면 금속막의 오염과 긁힘을 방지하기 위한 보호막(6)을 형성한다. 상기 보호막(6) 상부에 와이어 본딩 패드 마스크를 사용하여 감광막 마스크 패턴을 형성하고 노출되는 보호막을 식각하여 금속배선의 예정된 영역이 노출된 와이어 본딩 패드부를 형성한 다음, 감광막 마스크 패턴을 제거하므로써 제1도에 도시한 상태의 금속패드가 완성된다.
상기한 금속패드의 완성 후에 와이어가 상기 금속패드와 본딩되는데, 상기 금속패드로 사용되는 알루미늄-구리(Al-Cu) 합금막(3)이 패키지 완료시까지 대기 중에 노출된 상태로 있게 된다. 이로 인하여 상기 금속패드막(3)은 대기중의 수분으로 인하여 약 50 내지 200Å 정도의 자연 산화막(Native Oxide)(7)이 성장하게 되는데, 이러한 자연 산화막(7)은 와이어 본딩 불량을 일으키는 주요한 원인이 되는 문제점이 있었다.
따라서, 본 발명의 목적은 본딩패드용 금속배선층이 패키지 형성을 위한 대기시 그 표면에 자연산화막이 형성되는 것을 억제시킬 수 있는 반도체 소자의 본딩 패드 형성방법을 제공하기 위한 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 본딩패드 형성방법은 소정의 단위 셀 및 배선 등이 형성된 반도체 기판 상부에 소정의 층간 절연용 산화막이 형성된 반도체 소자에 있어서, 상기 산화막 위에 소정 두께의 본딩 패드용 Al-Cu 합금막을 형성하는 단계; Al-Cu 합금막 위에 알루미늄 막을 형성하는 단계; 상기 알루미늄 막 위에 반사방지막을 형성하는 단계; 상기 반사방지막 위에 보호막을 형성하는 단계; 보호막 위에 감광막을 소정 두께로 도포한 다음, 감광막 마스크 패턴을 형성하는 단계; 노출된 보호막을 소정 두께만큼 남긴 상태로 식각하는 단계; 실리콘 이온을 소정의 에너지로서 소정양만큼 알루미늄 막 내에 이온주입하는 단계; 상기 감광막을 식각장벽으로 하여 실리콘 이온이 주입된 알루미늄 합금막을 노출시키는 단계; 감광막을 제거하고 열처리하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
첨부한 도면 제2도는 본 발명의 실시예에 따른 본딩패드 형성방법을 설명하기 위한 도면이다.
먼저, (a)도면에 도시한 바와 같이, 소정의 단위 셀 및 배선 등이 형성된 반도체 기판(11) 상부에 소정의 층간 절연용 산화막(12)이 형성된 반도체 소자에 있어서, 산화막(12) 위에 8,000 내지 10,000Å 두께의 Al-Cu 합금막인 금속패드막(13)을 형성한다. 상기 금속패드막(13) 위에, 알루미늄의 금속막(14)과 TiN의 반사방지막(15)을 각각 800 내지 1,000Å, 200 내지 400Å 범위의 두께로 증착한 후, 감광막 마스크(미도시)를 형성하여 노출된 반사방지막(15), 금속막(14), Al-Cu 합금막(13)을 순차적으로 제거하므로써, 본딩패드용 금속패턴을 형성한다.
이후, 본딩 패드용 금속배선막의 보호를 위하여 보호막인 플라즈마 보조 산화막(16)과 플라즈마 보조 질화막(17)을 각각 2,000 내지 4,000Å, 3,000 내지 8,000Å 범위의 두께로 순차적으로 적층한 후, 본딩 패드 패턴을 와이어와 결합하기 위한 홀 형성을 위하여 감광막 마스크 패턴(18)을 18,000 내지 32,000Å의 두께범위로 형성한다. 노출된 보호막은 상기 감광막 마스크 패턴(18)을 식각장벽막으로 하여 식각한다. 이때, 보호막의 하층에 형성된 산화막(16)은 100 내지 300Å정도 남겨 둔다.
다음으로, (b)도면에 도시한 것과 같이, 상기 산화막(16), 반사방지막(15)을 통하여 실리콘 이온을 50 내지 15KeV의 이온 주입 에너지와 약 1×1014내지 1×1019원자/cm2의 주입량으로서, 알루미늄막(14) 내에 이온주입한다.
다음으로, (c)도면에 도시한 것과 같이, 감광막(18)을 식각장벽막으로 하여 노출된 산화막(17)과 반사방지막(15)을 식각하여 Al-Cu 합금막(13)을 노출시킨다. 이 후, 상기 감광막(18)을 제거하고 약 400 내지 450℃의 온도 범위와 질소(N2) 분위기에서 약 30 내지 60분동안 열처리한다.
이상에서 설명한 바와 같이, 본 발명의 본딩 패드 형성방법은 Al-Cu 합금막과 반사방지막인 TiN막 사이에 완충용 Al-Cu 합금막을 실리콘 이온을 주입하여 형성하므로써 패키지 완료시까지 본딩패드 금속층을 대기중에 노출시켜도 Al-Cu 합금막 상부에서 자연산화막이 형성되는 것을 억제시킬 수 있다. 따라서, 본 발명의 방법은 반도체 장치의 제조 수율 및 신뢰성을 향상시키는 효과를 제공한다.
여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (10)

  1. 소정의 단위 셀 및 배선 등이 형성된 반도체 기판 상부에 소정의 층간 절연용 산화막이 형성된 반도체 소자에 있어서, 상기 산화막 위에 소정 두께의 본딩 패드용 Al-Cu 합금막을 형성하는 단계; Al-Cu 합금막 위에 알루미늄 막을 형성하는 단계; 상기 알루미늄 막 위에 반사방지막을 형성하는 단계; 상기 반사방지막 위에 보호막을 형성하는 단계; 보호막 위에 감광막을 소정 두께로 도포한 다음, 감광막 마스크 패턴을 형성하는 단계; 노출된 보호막을 소정 두께만큼 남긴 상태로 식각하는 단계; 실리콘 이온을 소정의 에너지로서 소정양만큼 알루미늄 막 내에 이온주입하는 단계; 상기 감광막을 식각장벽으로 하여 실리콘 이온이 주입된 알루미늄 합금막을 노출시키는 단계; 감광막을 제거하고 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩패드 형성방법.
  2. 제1항에 있어서, 상기 Al-Cu 합금막의 두께는 8,000 내지 10,000Å 범위인 것을 특징으로 하는 반도체 소자의 본딩패드 형성방법.
  3. 제1항에 있어서, 알루미늄막의 두께는 800 내지 1,000Å 범위인 것을 특징으로 하는 반도체 소자의 본딩패드 형성방법.
  4. 제1항에 있어서, 상기 반사방지막의 두께는 200 내지 400Å 범위인 것을 특징으로 하는 반도체 소자의 본딩패드 형성방법.
  5. 제1항에 있어서, 상기 보호층의 산화막 두께는 2,000 내지 4,000Å 범위인 것을 특징으로 하는 반도체 소자의 본딩패드 형성방법.
  6. 제1항에 있어서, 상기 보호층의 질화막 두께는 3,000 내지 8,000Å 범위인 것을 특징으로 하는 반도체 소자의 본딩패드 형성방법.
  7. 제1항 또는 제5항에 있어서, 상기 이온주입단계전 보호막의 식각시 남겨지는 산화막의 두께는 100 내지 300Å 범위인 것을 특징으로 하는 반도체 소자의 본딩패드 형성방법.
  8. 제1항에 있어서, 상기 감광막의 두께는 18,000 내지 32,000Å 범위인 것을 특징으로 하는 반도체 소자의 본딩패드 형성방법.
  9. 제1항에 있어서, 상기 실리콘 이온의 주입조건은 50 내지 150KeV의 이온주입 에너지, 1×1014내지 1×1019원자/cm2의 주입량인 것을 특징으로 하는 반도체 소자의 본딩패드 형성방법.
  10. 제1항에 있어서, 상기 열처리 조건은 400 내지 450℃의 온도와 질소 분위기에서 30 내지 60분 동안인 것을 특징으로 하는 반도체 소자의 본딩패드 형성방법.
KR1019950048284A 1995-12-11 1995-12-11 반도체 소자의 본딩 패드 형성방법 KR0179558B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950048284A KR0179558B1 (ko) 1995-12-11 1995-12-11 반도체 소자의 본딩 패드 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950048284A KR0179558B1 (ko) 1995-12-11 1995-12-11 반도체 소자의 본딩 패드 형성방법

Publications (2)

Publication Number Publication Date
KR970053163A KR970053163A (ko) 1997-07-29
KR0179558B1 true KR0179558B1 (ko) 1999-04-15

Family

ID=19438981

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950048284A KR0179558B1 (ko) 1995-12-11 1995-12-11 반도체 소자의 본딩 패드 형성방법

Country Status (1)

Country Link
KR (1) KR0179558B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100943495B1 (ko) * 2007-12-26 2010-02-22 주식회사 동부하이텍 반도체 소자의 제조 방법
KR101375707B1 (ko) * 2012-11-27 2014-03-19 앰코 테크놀로지 코리아 주식회사 구리 본딩 패드 구조 및 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100542943B1 (ko) * 1998-12-30 2006-05-09 주식회사 하이닉스반도체 반도체 소자의 리페어 식각 방법
KR20030052809A (ko) * 2001-12-21 2003-06-27 동부전자 주식회사 반도체소자의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100943495B1 (ko) * 2007-12-26 2010-02-22 주식회사 동부하이텍 반도체 소자의 제조 방법
KR101375707B1 (ko) * 2012-11-27 2014-03-19 앰코 테크놀로지 코리아 주식회사 구리 본딩 패드 구조 및 방법

Also Published As

Publication number Publication date
KR970053163A (ko) 1997-07-29

Similar Documents

Publication Publication Date Title
KR20210003923A (ko) 멀티-티어 3d 집적용 다이 적층
EP0684643B1 (en) Method of manufacturing semiconductor devices in an active layer on an support substrate
JPS6260817B2 (ko)
US6297160B1 (en) Application of pure aluminum to prevent pad corrosion
US5171716A (en) Method of manufacturing semiconductor device with reduced packaging stress
US6475895B1 (en) Semiconductor device having a passivation layer and method for its fabrication
US4692786A (en) Semi-conductor device with sandwich passivation coating
US4039359A (en) Method of manufacturing a flattened semiconductor device
KR0179558B1 (ko) 반도체 소자의 본딩 패드 형성방법
US6248657B1 (en) Semiconductor device and method for manufacturing the same
US5488009A (en) Post-titanium nitride mask ROM programming method
US5045918A (en) Semiconductor device with reduced packaging stress
US6388337B1 (en) Post-processing a completed semiconductor device
KR100224588B1 (ko) 반도체 소자의 본딩 패드 형성방법
KR100212170B1 (ko) 반도체 소자의 본딩 패드 형성방법
US4614666A (en) Semi-conductor device with sandwich passivation coating
JPS61241932A (ja) 半導体装置およびその製造方法
KR100372649B1 (ko) 반도체 소자의 금속 패드 형성방법
KR100207285B1 (ko) 반도체 소자의 본딩패드 형성방법
US4517734A (en) Method of passivating aluminum interconnects of non-hermetically sealed integrated circuit semiconductor devices
KR940007290B1 (ko) 와이어 본딩 패드 형성방법
KR100318308B1 (ko) 반도체소자의금속배선제조방법
KR940000919B1 (ko) 반도체 장치의 보호막 제조방법
KR20040054097A (ko) 반도체 소자의 본딩 패드와 이의 형성 방법
KR100186297B1 (ko) 반도체 웨이퍼 구조

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051021

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee