KR20030052809A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR20030052809A
KR20030052809A KR1020010082883A KR20010082883A KR20030052809A KR 20030052809 A KR20030052809 A KR 20030052809A KR 1020010082883 A KR1020010082883 A KR 1020010082883A KR 20010082883 A KR20010082883 A KR 20010082883A KR 20030052809 A KR20030052809 A KR 20030052809A
Authority
KR
South Korea
Prior art keywords
film
layer
tin
semiconductor device
tin film
Prior art date
Application number
KR1020010082883A
Other languages
English (en)
Inventor
이선호
임비오
Original Assignee
동부전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부전자 주식회사 filed Critical 동부전자 주식회사
Priority to KR1020010082883A priority Critical patent/KR20030052809A/ko
Publication of KR20030052809A publication Critical patent/KR20030052809A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 제조방법을 제공한다. 본 발명은 금속 배선 상에 하부막인 Ti막과 상부막인 TiN막으로 구성된 반사방지막을 형성하고, 상기 TiN막 상에 보호막인 TiON막을 추가로 형성한다. 상기 보호막은 스터핑(STuffing) 공정을 이용하여 산소(O2) 분위기에서 상기 TiN막을 처리하거나, 급속 열처리(Rapid Thermal Process: RTP) 공정을 이용하여 질소(N2) 분위기에서 상기 TiN막을 처리함으로써 형성된다.
따라서, 상기 TiN막이 기둥 형상의 주상 구조를 갖더라도 식각용 에천트나 세정용 케미컬이 상기 보호막에 의해 상기 TiN막의 계면 사이로 침투하지 못한다. 그 결과, 식각용 에천트나 세정용 케미컬의 침투로 인한 TiN막의 균열이나 깨짐과 같은 불량 현상을 방지할 수가 있다.

Description

반도체소자의 제조방법{Method For Manufacturing Semiconductor Devices}
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 식각 에천트나 세정용 케미컬의 침투로 인한 반사 방지막의 손상을 방지하도록 한 반도체소자의 제조방법에 관한 것이다.
일반적으로, 알루미늄과 같은 금속막의 표면상에 감광막의 패턴을 형성하고, 상기 감광막의 패턴을 식각 마스크로 이용하여 상기 금속막의 노출된 부분을 식각용액에 의해 식각한다. 따라서, 원하는 패턴의 금속 배선이 형성된다. 그런데, 상기 알루미늄의 반사율이 높기 때문에 노광장치의 광이 알루미늄막에 노광될 때, 상기 광이 알루미늄막의 표면으로부터 상당량 반사된다. 그 결과, 상기 감광막의 패턴이 당초 원하는 패턴으로 정확하게 형성되지 않는다. 이를 방지하기 위해 상기 알루미늄막 상에 반사 방지막이 추가로 적층하는 것이 통상적이다. 상기 반사 방지막으로는 Ti/TiN막이 주로 사용되고 있다.
종래의 반도체소자에서는 도 1에 도시된 바와 같이, 반도체 기판(10) 상에 알루미늄막(20)의 패턴과, 상기 알루미늄막(20)의 패턴 상에 상기 알루미늄막(11)의 패턴과 동일하게 반사 방지막(30)의 하부 반사 방지막인 Ti막(31)과 상부 반사 방지막인 TiN막(33)의 패턴이 형성된다. 여기서, 상기 반도체 기판(10)에는 반도체 소자를 위한 소오스/드레인용 확산층, 게이트 산화막, 게이트전극 및 층간절연막 등이 미리 형성되어 있음은 자명한 사실이다.
그런데, 상기 반사 방지막(30)의 상부 반사 방지막인 TiN막(33)이 도 1에 도시된 바와 같이, 기둥 형상의 주상 구조로 이루어지므로 금속 배선의 패턴을 형성하기 위한 사진식각공정에서 에천트(etchant)가 도 1의 화살표(40)로 도시된 바와같이, 상기 TiN막(33)의 입계 사이의 공간으로 침투하기 쉽다. 또한, 상기 알루미늄막(20)이 금속 배선의 패턴으로 식각 완료된 후 상기 반도체 기판(10)을 세정용 케미컬로 세정하는데, 이때에도 상기 세정용 케미컬이 상기 TiN막(33)의 입계 사이의 공간으로 침투하기 쉽다. 이러한 현상은 평판 구조의 반도체 기판(10)에서 상기 TiN막(33)의 균열이 다발한다.
뿐만 아니라 도 2에 도시된 바와 같이, 비아홀이 형성된 구조에서도 TiN막(33)의 균열이 다발한다. 즉, 도 2에서 반도체 기판(10) 상에 알루미늄막(20)의 패턴과, 상기 알루미늄막(20)의 패턴 상에 상기 알루미늄막(11)의 패턴과 동일하게 반사 방지막(30)의 하부 반사 방지막인 Ti막(31)과 상부 반사 방지막인 TiN막(33)의 패턴이 형성되고, 상기 반사 방지막(30) 상에 층간절연막(50)이 적층되고, 상기 층간절연막(50)의 일부분에 상기 TiN막(33)을 노출시키는 비아홀(51)이 형성되고, 상기 비아홀(51) 내의 TiN막(33)과 상기 비아홀(51)의 내측벽에 장벽 금속층(60)이 형성되고, 상기 비아홀(51) 내에만 텅스텐 플러그(70)이 형성되며 상기 층간절연막(50)과 평탄화를 이룬다.
이러한 구조에서는 상기 비아홀(51)의 형성을 위한 층간절연막(50)의 식각 때에 상기 TiN막(33)이 식각용 에천트에 노출되므로 상기 식각용 에천트가 상기 TiN막(33)의 입계 사이로 침투하여 상기 TiN막(33)의 균열을 유발시킨다. 또한 식각공정의 완료 후에 상기 반도체 기판(10)을 세정할 때, 세정용 케미컬이 상기 TiN막(33)의 입계 사이로 침투하여 상기 TiN막(33)의 균열을 유발시킨다.
또한, 사진공정에서 포토마스크와 반도체 기판과의 부정합(misalingment) 등의 작업 오류가 발생하는 경우, 이를 수정하기 위한 재작업 공정이 2∼3회 정도 반복 실시되면, 상기 TiN막(33)이 깨어지거나 웨이퍼(도시 안됨)의 가장자리부에서 상기 TiN막(33)이 들고일어나는 현상이 현저하게 나타난다.
더욱이, 상기 TiN막(33)의 깨어진 조각은 오염원으로 작용하고 상기 깨어진 조각의 사이즈가 크므로 상기 조각이 반도체 기판(10)의 금속 배선 사이에 놓여지면, 상기 금속 배선의 단락을 일으키는 브리지(Metal Bridge) 현상을 유발한다. 이는 반도체소자의 양품 수율 저하를 가져오는 원인으로 작용한다.
따라서, 본 발명의 목적은 알루미늄 재질의 금속 배선 상에 적층된 반사 방지막으로 에천트나 세정용 케미컬이 침투하는 것을 방지함으로써 반사 방지막의 깨어짐을 예방하도록 한 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 반사 방지막의 깨어진 조각에 의한 금속 배선의 단락을 방지하도록 한 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 반도체소자의 수율 저하를 방지하도록 한 반도체소자의 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체소자의 금속 배선 상의 반사방지막을 나타낸 상세 단면도.
도 2는 종래 기술에 의한 반도체소자의 비아홀에서의 반사방지막을 나타낸 요부 단면도.
도 3은 본 발명에 의한 반도체소자를 나타낸 요부 단면도.
도 4 내지 도 7은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도.
도 8은 본 발명에 의한 반도체소자의 제조방법에 적용된 반사방지막을 나타낸 상세 단면도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은
반도체 기판 상에 알루미늄막을 적층하는 단계;
상기 알루미늄막 상에 반사 방지막용 Ti/TiN막을 적층하는 단계; 및
상기 TiN막으로 식각용 에천트나 세정용 케미컬이 침투하는 것을 방지하여상기 TiN막의 깨짐을 보호하는 보호막을 상기 TiN막 상에 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 보호막을 산소(O2) 분위기에서 스터핑공정에 의해 형성할 수 있다. 또한, 상기 스터핑공정을 온도가 50∼400℃이고, 산소(O2) 가스량이 5∼30 SCCM(Standard Cubic Centimeter Per Minute)인 조건에서 실시하는 것이 바람직하다.
바람직하게는, 상기 보호막을 질소(N2) 분위기에서 급속 열처리공정에 의해 형성할 수 있다. 또한, 상기 급속 열처리공정을 온도가 100∼350℃이고, 질소(N2) 가스량이 10∼40 SCCM인 조건에서 실시하는 것이 바람직하다.
바람직하게는, 상기 보호막을 TiON막으로 형성하는 것이 가능하다.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 3은 본 발명에 의한 반도체소자의 제조방법에 적용된 반사방지막을 나타낸 단면 구조도이고, 도 4 내지 도 7은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도이다.
도 3을 참조하면, 본 발명에 의한 반도체 소자에서는 실리콘 기판과 같은 반도체 기판(10) 상에 층간절연막(101)이 적층되고, 상기 층간절연막(101)의 일부 영역에 콘택홀(103)이 형성되고, 상기 콘택홀(103)의 저면부 및 측면부에 장벽 금속층(104)인 Ti/TiN막이 형성되고, 상기 콘택홀(103) 내에 상기 층간절연막(101)과 평탄화를 이루며 텅스텐 플러그(105)가 채워진다. 상기 텅스텐 플러그(105)에 전기적으로 연결되며 상기 층간절연막(101) 상에 장벽 금속층(110)인 Ti/TiN막의 패턴이 형성되고, 이와 아울러 상기 장벽 금속층(110)의 패턴 상에 상기 장벽 금속층(110)의 패턴과 동일하게 금속 배선용 알루미늄막(120)과 반사 방지막(130) 및 보호막(140)의 패턴이 형성된다.
여기서, 상기 보호막(140)은 상기 반사 방지막(130)으로 식각액이나 세정용 케미컬이 침투하는 것을 방지하여 상기 TiN막(133)의 균열과 깨어짐을 보호하는 역할을 한다. 상기 보호막(140)은 예를 들어 상기 TiON막으로 구성된다. 상기 반사 방지막(130)은 하부막인 Ti막(131)과, 상부막인 TiN막(133)으로 구성된다.
이와 같이 구성된 반도체소자의 제조방법을 도 4 내지 도 7을 참조하여 설명하기로 한다.
도 4를 참조하면, 먼저, 반도체 기판(10), 예를 들어 실리콘 기판을 준비한다. 여기서, 상기 반도체 기판(10)에는 반도체소자를 위한 소오스/드레인용 확산층, 게이트 산화막, 게이트전극 및 층간절연막 등이 미리 형성되어 있음은 자명한 사실이다. 상기 반도체 기판(10)의 준비가 완료되면, 상기 반도체 기판(10) 상에 화학기상증착법에 의해 산화막과 같은 층간절연막(101)을 비교적 두꺼운 두께로 적층하고, 사진식각공정을 이용하여 상기 층간절연막(101)의 일부 영역에 상기 반도체 기판(10)과의 전기적 연결을 위한 콘택홀(103)을 형성한다. 이어서, 상기 콘택홀(103)의 측면부 및 저면부와 상기 층간절연막(101)의 표면 상에 장벽 금속층(104)인 Ti/TiN막을 적층하고, 상기 콘택홀(103)을 충분히 채울 수 있을 정도의 두꺼운 두께로 상기 층간절연막(101) 및 콘택홀(103)에 텅스텐 플러그(105)를 위한 텅스텐층을 적층한다.
도 5를 참조하면, 상기 텅스텐층의 적층이 완료되고 나면, 화학기계연마(Chemical Mechanical Polishing) 공정을 이용하여 상기 텅스텐층을 연마함으로써 상기 콘택홀(103) 내에만 텅스텐 플러그(105)를 남기고 상기 콘택홀(103) 외측의 상기 층간절연막(105) 상의 텅스텐층을 완전히 제거한다. 따라서, 상기 텅스텐 플러그(105)와 상기 층간절연막(101)의 평탄화가 이루어진다.
도 6을 참조하면, 상기 텅스텐 플러그(105)의 형성이 완료되고 나면, 스퍼터링공정을 이용하여 상기 텅스텐 플러그(105) 및 상기 층간절연막(101) 상에 Ti/TiN막과 같은 장벽 금속층(110)을 적층한다. 이어서, 진공증착공정을 이용하여 상기 장벽 금속층(110) 상에 금속 배선을 위한 알루미늄막(120)을 2000∼8000Å의 두께로 적층한다. 그런 다음, 스퍼터링공정을 이용하여 상기 알루미늄막(120) 상에 반사 방지막(130)의 하부막인 Ti막(131)을 50∼200Å의 비교적 얇은 두께로 적층하고, 상기 Ti막(131) 상에 상기 반사 방지막(130)의 상부막인 TiN막(133)을 240∼1000Å의 두께로 적층한다. 이후, 상기 반사 방지막(130)을 ??칭(Quenching)을 선택적으로 실시하는 것도 가능하다.
여기서, 상기 TiN막(133)은 종래의 반도체소자의 TiN막(33)과 마찬가지로, 기둥 형상의 주상구조를 이룬다. 그러므로, 후속의 식각공정이나 세정공정에서 에천트 또는 세정용 케미컬이 상기 TiN막(133)의 입계 사이로 침투하기 쉬워서 상기 TiN막(133)의 균열이 발생하기 쉽고, 심한 경우에는 상기 TiN막(133)이 떨어져나가버린다. 더욱이, 상기 TiN막(133)의 떨어져나간 조각이 금속배선간의 메탈 브리지 현상을 유발시키는 원인으로 작용하고 반도체소자의 양품 수율 저하를 가져온다.
도 7을 참조하면, 상기 TiN막(133)의 적층이 완료되고 나면, 상기 TiN막(133)에 에천트나 세정액과 같은 케미컬이 침투하는 것을 억제하기 위해 상기 TiN막(133)의 표면에 보호막(140), 예를 들어 TiON막을 20∼50Å의 얇은 두께로 형성한다.
이를 좀 더 상세히 언급하면, 스터핑(STuffing) 공정을 이용하여 산소(O2) 분위기에서 상기 TiN막(133)을 처리하여 상기 TiN막(133) 상에 보호막(140)을 형성한다. 이때, 상기 스퍼팅공정은 온도가 50∼400℃이고, 산소(O2) 가스량이 5∼30 SCCM(Standard Cubic Centimeter)인 조건에서 실시하는 것이 바람직하다.
또한, 산소 분위기에서 스퍼팅공정을 실시하는 대신에 급속 열처리(Rapid Thermal Process: RTP) 공정을 이용하여 질소(N2) 분위기에서 상기 TiN막(133)을 처리하여 상기 TiN막(133) 상에 보호막(140)을 형성하는 것도 가능하다. 이때, 상기 급속 열처리공정은 온도가 100∼350℃이고, 질소(N2) 가스량이 10∼40 SCCM인 조건에서 실시하는 것이 바람직하다.
한편, 상기 스터핑공정은 기존의 디개싱(Degassing) 챔버에 산소 가스를 연결함으로써 실시 가능하고 상기 급속 열처리공정은 기존의 급속 열처리장비를 그대로 이용함으로써 별도의 신규 설비를 도입하지 않고도 실시 가능하다.
이후, 사진식각공정을 이용하여 상기 보호막(140), 상기 반사 방지막(130)과 상기 알루미늄막(120) 및 상기 장벽 금속층(110)의 패턴을 동일하게 형성한다.
따라서, 도 8에 도시된 바와 같이, 상기 보호막(140)이 상기 TiN막(133)의 표면상에는 물론 상기 TiN막(133)의 계면 사이에도 형성되므로 식각용 에천트나 세정용 케미컬이 화살표(40)로 표시된 바와 같이, 상기 보호막(140)에 의해 차단되므로 상기 TiN막(133)의 계면으로 침투하지 못한다.
따라서, 본 발명은 상기 반사 방지막(130)의 일부를 식각 중지층(Etching Stop Layer)으로 사용하는 기술에서는 비아홀의 기저부가 반사 방지막으로 구성되기 때문에 상기 TiN막(133)의 균열이 방지되고 나아가 깨짐이 방지된다. 나아가, 상기 깨어진 상기 TiN막(133)의 조각으로 인한 금속 배선의 메탈 브리지 현상이 방지된다. 그 결과, 안정적인 비아홀을 형성할 수가 있고, 정상적인 비아홀의 저항 확보가 가능하고, 상기 반사 방지막이 상기 비아홀의 형성을 위한 식각공정 때에 손상을 받을 가능성이 낮아진다.
또한, 본 발명은 사진공정에서 포토마스크와 반도체 기판과의 부정합 등의 작업 오류가 발생하는 경우, 이를 수정하기 위한 재작업 공정이 2∼3회 정도 반복 실시되더라도 상기 TiN막이 깨어지거나 웨이퍼(도시 안됨)의 가장자리부에서 상기 TiN막이 들고일어나는 현상이 거의 나타나지 않는다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 금속 배선 상에 하부막인 Ti막과 상부막인 TiN막으로 구성된 반사방지막을 형성하고, 상기 TiN막 상에 보호막인 TiON막을 추가로 형성한다. 상기 보호막은 스터핑(STuffing) 공정을 이용하여 산소(O2) 분위기에서 상기 TiN막을 처리하거나, 급속 열처리(Rapid Thermal Process: RTP) 공정을 이용하여 질소(N2) 분위기에서 상기 TiN막을 처리함으로써 형성된다.
따라서, 상기 TiN막이 기둥 형상의 주상 구조를 갖더라도 식각용 에천트나 세정용 케미컬이 상기 보호막에 의해 상기 TiN막의 계면 사이로 침투하지 못한다. 그 결과, 식각용 에천트나 세정용 케미컬의 침투로 인한 TiN막의 균열이나 깨짐과 같은 불량 현상을 방지할 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (6)

  1. 반도체 기판 상에 알루미늄막을 적층하는 단계;
    상기 알루미늄막 상에 반사 방지막용 Ti/TiN막을 적층하는 단계; 및
    상기 TiN막으로 식각용 에천트나 세정용 케미컬이 침투하는 것을 방지하여 상기 TiN막의 깨짐을 보호하는 보호막을 상기 TiN막 상에 형성하는 단계를 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 보호막을 산소(O2) 분위기에서 스터핑공정에 의해 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 2 항에 있어서, 상기 스터핑공정을 온도가 50∼400℃이고, 산소(O2) 가스량이 5∼30 SCCM(Standard Cubic Centimeter)인 조건에서 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서, 상기 보호막을 질소(N2) 분위기에서 급속 열처리공정에의해 형성하는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제 4 항에 있어서, 상기 급속 열처리공정을 온도가 100∼350℃이고, 질소(N2) 가스량이 10∼40 SCCM인 조건에서 실시하는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제 1 항에 있어서, 상기 보호막을 TiON막으로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
KR1020010082883A 2001-12-21 2001-12-21 반도체소자의 제조방법 KR20030052809A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010082883A KR20030052809A (ko) 2001-12-21 2001-12-21 반도체소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010082883A KR20030052809A (ko) 2001-12-21 2001-12-21 반도체소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20030052809A true KR20030052809A (ko) 2003-06-27

Family

ID=29577551

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010082883A KR20030052809A (ko) 2001-12-21 2001-12-21 반도체소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20030052809A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100850081B1 (ko) * 2006-12-26 2008-08-04 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970053163A (ko) * 1995-12-11 1997-07-29 김주용 반도체 소자의 본딩 패드 형성방법
KR970053202A (ko) * 1995-12-30 1997-07-29 김주용 반도체 소자의 금속 패드 형성방법
KR970072095A (ko) * 1996-04-24 1997-11-07 김주용 반도체 소자의 본딩 패드 형성방법
KR19980060598A (ko) * 1996-12-31 1998-10-07 김영환 반도체소자의 본딩 패드 제조방법
US6165855A (en) * 1998-12-04 2000-12-26 Advanced Micro Devices, Inc. Antireflective coating used in the fabrication of microcircuit structures in 0.18 micron and smaller technologies

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970053163A (ko) * 1995-12-11 1997-07-29 김주용 반도체 소자의 본딩 패드 형성방법
KR970053202A (ko) * 1995-12-30 1997-07-29 김주용 반도체 소자의 금속 패드 형성방법
KR970072095A (ko) * 1996-04-24 1997-11-07 김주용 반도체 소자의 본딩 패드 형성방법
KR19980060598A (ko) * 1996-12-31 1998-10-07 김영환 반도체소자의 본딩 패드 제조방법
US6165855A (en) * 1998-12-04 2000-12-26 Advanced Micro Devices, Inc. Antireflective coating used in the fabrication of microcircuit structures in 0.18 micron and smaller technologies

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100850081B1 (ko) * 2006-12-26 2008-08-04 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성 방법

Similar Documents

Publication Publication Date Title
US6204192B1 (en) Plasma cleaning process for openings formed in at least one low dielectric constant insulation layer over copper metallization in integrated circuit structures
TW322465B (en) Technique for the removal of residual spin-on-glass (SOG) after full SOG etchback
US6913994B2 (en) Method to form Cu/OSG dual damascene structure for high performance and reliable interconnects
US6500767B2 (en) Method of etching semiconductor metallic layer
US6162649A (en) Method of manufacturing ferroelectric memory device
KR100329773B1 (ko) 에프램 소자 제조 방법
JP2008251897A (ja) 半導体装置の製造方法
KR20030052809A (ko) 반도체소자의 제조방법
US6740471B1 (en) Photoresist adhesion improvement on metal layer after photoresist rework by extra N2O treatment
CN108376676B (zh) 一种具有多孔介质层的金属互连结构
KR100443148B1 (ko) 반도체소자의 제조방법
KR100571385B1 (ko) 에프에스지 절연막을 사용하는 비아홀 또는 콘택홀을구비한 반도체 소자 및 그 제조 방법
KR100591183B1 (ko) 구리 다마신 공정을 이용하는 반도체 소자의 층간 절연막형성 방법
KR100492914B1 (ko) 반도체 소자의 금속 배선 및 그 형성 방법
KR0163546B1 (ko) 반도체장치의 제조방법
KR20070056752A (ko) 반도체 소자의 콘택 형성 방법
KR0154190B1 (ko) 반도체 소자의 텅스텐-플러그 형성방법
KR101181271B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20000027835A (ko) 반도체소자의 콘택홀형성방법
KR100846991B1 (ko) 반도체 소자 제조 방법
KR100832701B1 (ko) 반도체 소자의 제조 방법
US20030003732A1 (en) Method of post treatment for a metal line of semiconductor device
KR20030096730A (ko) 반도체 장치의 듀얼다마신 배선형성방법
KR100561517B1 (ko) 반도체 소자의 제조 방법
CN112838048A (zh) 互连结构以及其制作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application