JP2008251897A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体装置の製造方法に関し、ビアホールに於ける肩落ちを低減させる為、トレンチのエッチング加工途中でビアホールの側壁に保護膜を形成するのであるが、その形成工程段階を適切に選定することで、保護対象を有効に保護できるようにする。
【解決手段】低誘電率材料であるポーラスシリカからなる絶縁膜１４（無機膜）を用いてデュアルダマシン加工方法を実施する場合に於いて、トレンチ２４形成のエッチングを行なう際に発生するビアホール２３開口エッジの肩落ちを低減させる目的で成膜される側壁保護膜３１の被覆性を向上させる為、その成膜を前記エッチングの途中段階で実施する工程が含まれる。
【選択図】 図４
【解決手段】低誘電率材料であるポーラスシリカからなる絶縁膜１４（無機膜）を用いてデュアルダマシン加工方法を実施する場合に於いて、トレンチ２４形成のエッチングを行なう際に発生するビアホール２３開口エッジの肩落ちを低減させる目的で成膜される側壁保護膜３１の被覆性を向上させる為、その成膜を前記エッチングの途中段階で実施する工程が含まれる。
【選択図】 図４
Description
本発明は、デュアルダマシン法を用いて形成する配線層に於ける下層と上層とを結ぶビアホールの開口エッジに肩落ちと呼ばれる欠落が発生することを抑止して良好な配線構造を実現した半導体装置の製造方法に関する。
図５はデュアルダマシン法を用いて形成された配線層を表す要部説明図であり、（Ａ）は理想的に形成された配線層を表す要部切断側面、（Ｂ）は実際に得られる配線層を表す要部縦断側面、（Ｃ）は配線チェーンの要部平面を示している。尚、（Ａ）及び（Ｂ）は（Ｃ）に見られる配線チェーンを破線で切断して示したものである。
図に於いて、１は低誘電率（ｌｏｗ−ｋ）のポーラスシリカからなる下層絶縁膜、２は下層絶縁膜に形成されたトレンチを埋めるＣｕからなる下層配線、３はＳｉＣＯＨからなる保護膜、４はポーラスシリカからなる上層絶縁膜、５はＳｉＣＯＨからなる保護膜、６は側壁保護膜、７は上層絶縁膜に形成したビアホールを埋めるＣｕからなる導電プラグ、８は上層絶縁膜に形成されたトレンチを埋めるＣｕからなる上層配線をそれぞれ示し、また、矢印ＡＲ４は側壁保護膜６が薄くない理想的なビアホール、従って、導電プラグが良好に形成されたことを示し、矢印ＡＲ５はビアホールに肩落ちが発生した為に側壁保護膜６が薄いビアホール、従って、導電プラグが良好に形成されないことを示し、更に詳細には、ビアホールの肩の部分に略４５°程度の傾斜角を成す肩落ちが発生していることが看取される。
一般に、ポーラスシリカからなる上層絶縁膜４にビアホール及びそれに連なるトレンチを形成してＣｕからなる導電プラグ７及び配線８を形成するデュアル・ダマシン法を実施する場合に於いて、トレンチ形成の際、ダメージレスのエッチング、即ち、トレンチ加工の途中でビアホール及びトレンチの側壁にカーボン系ポリマーから成る堆積物が堆積し易いエッチング条件で加工する方法が知られていて、このような加工方法を用いた場合、ビアホールは矢印ＡＲ４に示すような理想的な形状にすることができる。
然しながら、そのカーボン系ポリマーから成る堆積物を形成し易いエッチング条件は、トレンチ加工前のポーラスシリカの誘電率等の特性を変化させてしまう為、用いることができない。従って、エッチング条件としては、ポーラスシリカの特性を成るべく維持できる条件、即ち、ダメージレス条件を用いなければならない。然しながら、ダメージレス条件を適用して加工を行うと、カーボン系ポリマーからなる堆積物がトレンチ及びビアホールに堆積し難い為、矢印ＡＲ５で示すようにビアホールの開口エッジに於ける肩落ちが大きくなる。その肩落ちが大きい部分では、保護膜６が成膜され難いことが知られ、保護膜６が薄過ぎると電気的な配線の信頼性が劣化する原因となる。
図６は保護膜が形成され難いことを説明する為の配線層を表す要部説明図であり、図に於いて、４Ｓは肩落ちした部分、Ｂは保護膜の材料であるバリアメタルをそれぞれ示し、図５に於いて用いた記号と同記号は同部分を示すか或いは同じ意味を持つものとする。
図示されているように、ビアホール開口エッジの肩落ちした部分４Ｓでは、例えばＴａからなるバリアメタル膜、即ち、保護膜６を既知技術を採用して形成する場合（例えば、特許文献１を参照。）、Ｃｕ配線である下層配線２とのコンタクトをとる為、スパッタしながら成膜するのであるが、肩落ちした部分４Ｓではスパッタリングが起こり易く、そこには保護膜６は成膜され難いことが知られていて、結局、実際に得られる配線層は図５（Ｂ）に見られるように肩落ち部分に於いて保護膜６が薄くなってしまう。
保護膜６が薄い場合、配線材料、例えば、Ｃｕの拡散を抑止することができず、電気的配線の信頼性が劣化する原因となる。
特開２００４−１６５３３６号公報
本発明では、ビアホールに於ける肩落ちを低減させる為、トレンチのエッチング加工途中でビアホールの側壁に保護膜を形成するのであるが、その形成工程段階を適切に選定することで、保護対象を有効に保護できるようにする。
本発明に依る半導体装置の製造方法に於いては、低誘電率材料であるポーラスシリカ からなる絶縁膜（無機膜）を用いてデュアルダマシン加工方法を実施する場合に於いて、トレンチ形成のエッチングを行なう際に発生するビアホール開口エッジの肩落ちを低減させる目的で成膜される側壁保護膜の被覆性を向上させる為、その成膜を前記エッチングの途中段階で実施する工程が含まれてなることを特徴とする。
前記手段を採ることに依り、デュアルダマシン法を用いて配線を形成する際、トレンチのエッチング加工中にビアホール側壁を充分に保護できるので、肩落ちの発生は抑制されて良好な配線を形成することができる。
デュアルダマシン法に於いては、絶縁膜に上層と下層のトレンチを接続する為のビアホールを形成した後、その絶縁膜上、及び、トレンチとビアホール内に配線形成用の導電材料を堆積し、更に、その導電材料を化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法によってトレンチおよびビアホール内のみに残されるように研磨して、ビアホール内には導電プラグを、また、トレンチ内には埋め込み配線を形成する。
○ 本発明に於けるビアホールの形成について
図１はビアホールを形成する工程を説明する為の工程要所に於ける配線層を表す要部説明図であり、工程は（Ａ）から（Ｄ）に順を追って進行するものとする。
図１はビアホールを形成する工程を説明する為の工程要所に於ける配線層を表す要部説明図であり、工程は（Ａ）から（Ｄ）に順を追って進行するものとする。
図１（Ａ）参照
（１）
トランジスタ等の素子を形成した半導体基板（図示せず）上に層間絶縁膜（図示せず）を形成し、この層間絶縁膜中にコンタクトプラグを形成する。
（１）
トランジスタ等の素子を形成した半導体基板（図示せず）上に層間絶縁膜（図示せず）を形成し、この層間絶縁膜中にコンタクトプラグを形成する。
（２）
前記層間絶縁膜上に更に絶縁膜１１を形成し、絶縁膜１１にＣｕからなる配線１２を埋め込み、これらの上にＳｉＣＯＨからなるエッチング耐性膜（バリア膜）１３を形成する。エッチング耐性膜１３の厚さは、例えば１０ｎｍである。
前記層間絶縁膜上に更に絶縁膜１１を形成し、絶縁膜１１にＣｕからなる配線１２を埋め込み、これらの上にＳｉＣＯＨからなるエッチング耐性膜（バリア膜）１３を形成する。エッチング耐性膜１３の厚さは、例えば１０ｎｍである。
（３）
塗布法を用いて、エッチング耐性膜１３上に厚さが３００ｎｍのポーラスシリカからなる絶縁膜１４を形成する。ポーラスシリカからなる絶縁膜１４は多孔質の低誘電率（ｌｏｗ−ｋ）膜である。
塗布法を用いて、エッチング耐性膜１３上に厚さが３００ｎｍのポーラスシリカからなる絶縁膜１４を形成する。ポーラスシリカからなる絶縁膜１４は多孔質の低誘電率（ｌｏｗ−ｋ）膜である。
（４）
プラズマＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）を用いて絶縁膜１４上に厚さ５０ｎｍのＳｉＣＯＨからなる研磨耐性膜１５を成膜する。
プラズマＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）を用いて絶縁膜１４上に厚さ５０ｎｍのＳｉＣＯＨからなる研磨耐性膜１５を成膜する。
（５）
プラズマＣＶＤ法を用いて研磨耐性膜１５上に厚さ２００ｎｍのＳｉＯ2 からなる絶縁膜１６を成膜する。
プラズマＣＶＤ法を用いて研磨耐性膜１５上に厚さ２００ｎｍのＳｉＯ2 からなる絶縁膜１６を成膜する。
（６）
プラズマＣＶＤ法を用いて絶縁膜１６上に厚さ１００ｎｍのＳｉＮからなる絶縁膜１７を成膜する。
プラズマＣＶＤ法を用いて絶縁膜１６上に厚さ１００ｎｍのＳｉＮからなる絶縁膜１７を成膜する。
（７）
ビアホールを形成するにはトリレベル技術を用いる。具体的には、先ず、プラズマＣＶＤ法を用いて絶縁膜１７上に有機膜である下層樹脂膜１８を成膜し、次いで、下層樹脂膜１８をエッチングする際にマスクとして用いる厚さ３０ｎｍの無機膜であるＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜１９を成膜し、次いで、塗布法を用いてＳＯＧ膜１９上に厚さ１００ｎｍの反射防止膜（ｂｏｔｔｏｍ ａｎｔｉ−ｒｅｆｌｅｃｔｉｏｎ ｃｏａｔｉｎｇ：ＢＡＲＣ）２０及び厚さ２００ｎｍの有機系感光性ＡｒＦレジスト膜２１を成膜し、次いで、露光及び現像を行なって、ビアホールのパターンをもつ開口２１Ａを形成する。尚、ビアホールの直径は、例えば７０ｎｍ程度である。
ビアホールを形成するにはトリレベル技術を用いる。具体的には、先ず、プラズマＣＶＤ法を用いて絶縁膜１７上に有機膜である下層樹脂膜１８を成膜し、次いで、下層樹脂膜１８をエッチングする際にマスクとして用いる厚さ３０ｎｍの無機膜であるＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜１９を成膜し、次いで、塗布法を用いてＳＯＧ膜１９上に厚さ１００ｎｍの反射防止膜（ｂｏｔｔｏｍ ａｎｔｉ−ｒｅｆｌｅｃｔｉｏｎ ｃｏａｔｉｎｇ：ＢＡＲＣ）２０及び厚さ２００ｎｍの有機系感光性ＡｒＦレジスト膜２１を成膜し、次いで、露光及び現像を行なって、ビアホールのパターンをもつ開口２１Ａを形成する。尚、ビアホールの直径は、例えば７０ｎｍ程度である。
図１（Ｂ）参照
（８）
ドライエッチング法を用いレジスト膜２１をマスクとして、反射防止膜２０及びＳＯＧ膜１９をエッチングする。このときのエッチング条件は、
ＣＦ４：１００ｓｃｃｍ
ＣＨ2 Ｆ2 ：１０ｓｃｃｍ
チャンバー内圧力：６．７Ｐａ（５０ｍＴｏｒｒ）
ＲＦ出力＝２００Ｗ
印加磁場＝１．５ｍＴ（１５Ｇ）
である。
（８）
ドライエッチング法を用いレジスト膜２１をマスクとして、反射防止膜２０及びＳＯＧ膜１９をエッチングする。このときのエッチング条件は、
ＣＦ４：１００ｓｃｃｍ
ＣＨ2 Ｆ2 ：１０ｓｃｃｍ
チャンバー内圧力：６．７Ｐａ（５０ｍＴｏｒｒ）
ＲＦ出力＝２００Ｗ
印加磁場＝１．５ｍＴ（１５Ｇ）
である。
（９）
ＳＯＧ膜１９をマスクとし、下層樹脂膜１８をエッチングし、同時に、ＡｒＦレジスト膜２１及び反射防止膜２０を除去する。このときのエッチング条件は、
ＮＨ3 ：２００ｓｃｃｍ
チャンバー内圧力：６．７Ｐａ（５０ｍＴｏｒｒ）
ＲＦ出力＝１００Ｗ
印加磁場：１．０ｍＴ（１０Ｇ）
である。
ＳＯＧ膜１９をマスクとし、下層樹脂膜１８をエッチングし、同時に、ＡｒＦレジスト膜２１及び反射防止膜２０を除去する。このときのエッチング条件は、
ＮＨ3 ：２００ｓｃｃｍ
チャンバー内圧力：６．７Ｐａ（５０ｍＴｏｒｒ）
ＲＦ出力＝１００Ｗ
印加磁場：１．０ｍＴ（１０Ｇ）
である。
図１（Ｃ）参照
（１０）
下層樹脂膜１８をマスクとし、ＳｉＮからなる絶縁膜１７、ＳｉＯ2 からなる絶縁膜１６、ＳｉＣからなる研磨耐性膜１５、ポーラスシリカからなる絶縁膜１４をエッチングすることに依ってビアホール２３を形成する。
（１０）
下層樹脂膜１８をマスクとし、ＳｉＮからなる絶縁膜１７、ＳｉＯ2 からなる絶縁膜１６、ＳｉＣからなる研磨耐性膜１５、ポーラスシリカからなる絶縁膜１４をエッチングすることに依ってビアホール２３を形成する。
この場合、各膜のエッチング条件を例示すると以下の通りである。
○ ＳｉＮ膜の場合
ＣＨ2 Ｆ2 ：５０ｓｃｃｍ
Ｏ2 ：１０ｓｃｃｍ
Ａｒ：１００ｓｃｃｍ
チャンバー内圧力：１．３Ｐａ（１０ｍｔｏｒｒ）
ＲＦ出力＝１００Ｗ
○ ＳｉＯ2 膜の場合
Ｃ4 Ｆ6 ：５０ｓｃｃｍ
Ｏ2 ：５０ｓｃｃｍ
Ａｒ：５００ｓｃｃｍ
チャンバー圧力：６．７Ｐａ（５０ｍｔｏｒｒ）
ＲＦ出力＝１０００Ｗ
○ ＳｉＣ膜（ステップ１）の場合
ＣＨ2 Ｆ2 ：５０ｓｃｃｍ
Ｏ2 ：１０ｓｃｃｍ
Ｎ2 ：１００ｓｃｃｍ
チャンバー内圧力：１．３Ｐａ（１０ｍｔｏｒｒ）
ＲＦ出力：５００Ｗ
○ ＳｉＣ膜（ステップ２）の場合
ＣＦ4 ：１００ｓｃｃｍ
チャンバー内圧力：１．３Ｐａ（１０ｍｔｏｒｒ）
ＲＦ出力：５００Ｗ
○ ポーラスシリカ膜の場合
ＣＦ4 ：１００ｓｃｃｍ
ＣＨＦ3 ：１００ｓｃｃｍ
ＣＨ2 Ｆ2 ：１０ｓｃｃｍ
Ｎ2 ：10ｓｃｃｍ
チャンバー内圧力：１３．４Ｐａ（１００ｍｔｏｒｒ）
ＲＦ出力：５００Ｗ
○ ＳｉＮ膜の場合
ＣＨ2 Ｆ2 ：５０ｓｃｃｍ
Ｏ2 ：１０ｓｃｃｍ
Ａｒ：１００ｓｃｃｍ
チャンバー内圧力：１．３Ｐａ（１０ｍｔｏｒｒ）
ＲＦ出力＝１００Ｗ
○ ＳｉＯ2 膜の場合
Ｃ4 Ｆ6 ：５０ｓｃｃｍ
Ｏ2 ：５０ｓｃｃｍ
Ａｒ：５００ｓｃｃｍ
チャンバー圧力：６．７Ｐａ（５０ｍｔｏｒｒ）
ＲＦ出力＝１０００Ｗ
○ ＳｉＣ膜（ステップ１）の場合
ＣＨ2 Ｆ2 ：５０ｓｃｃｍ
Ｏ2 ：１０ｓｃｃｍ
Ｎ2 ：１００ｓｃｃｍ
チャンバー内圧力：１．３Ｐａ（１０ｍｔｏｒｒ）
ＲＦ出力：５００Ｗ
○ ＳｉＣ膜（ステップ２）の場合
ＣＦ4 ：１００ｓｃｃｍ
チャンバー内圧力：１．３Ｐａ（１０ｍｔｏｒｒ）
ＲＦ出力：５００Ｗ
○ ポーラスシリカ膜の場合
ＣＦ4 ：１００ｓｃｃｍ
ＣＨＦ3 ：１００ｓｃｃｍ
ＣＨ2 Ｆ2 ：１０ｓｃｃｍ
Ｎ2 ：10ｓｃｃｍ
チャンバー内圧力：１３．４Ｐａ（１００ｍｔｏｒｒ）
ＲＦ出力：５００Ｗ
ポーラスシリカからなる絶縁膜１４に対するエッチング深さは、ポーラスシリカからなる絶縁膜１４の厚さが３００ｎｍであるとした場合、その半分である１５０ｎｍである。
図１（Ｄ）参照
（１１）
この後、下層樹脂膜１８の除去を行なうのであるが、その場合、ポーラスシリカからなる絶縁膜１４にダメージを与えないように低圧で行なう必要があり、そのエッチング条件は、
Ｏ2 ：５００ｓｃｃｍ
チャンバー内圧力：１．３Ｐａ（１０ｍｔｏｒｒ）
ＲＦ出力＝５００Ｗ
である。
（１１）
この後、下層樹脂膜１８の除去を行なうのであるが、その場合、ポーラスシリカからなる絶縁膜１４にダメージを与えないように低圧で行なう必要があり、そのエッチング条件は、
Ｏ2 ：５００ｓｃｃｍ
チャンバー内圧力：１．３Ｐａ（１０ｍｔｏｒｒ）
ＲＦ出力＝５００Ｗ
である。
上記説明した一連のエッチングを実施した結果、ＳｉＮからなる絶縁膜１７、ＳｉＯ2 からなる絶縁膜１６、ＳｉＣＯＨからなる研磨耐性膜１５、ポーラスシリカからなる絶縁膜１４にビアホール２３が形成される。
○ 本発明に於けるトレンチの形成について
図２はトレンチを形成する工程を説明する為の工程要所に於ける配線層を表す要部説明図であり、工程は（Ａ）から（Ｄ）に順を追って進行するものとする。尚、図１に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
図２はトレンチを形成する工程を説明する為の工程要所に於ける配線層を表す要部説明図であり、工程は（Ａ）から（Ｄ）に順を追って進行するものとする。尚、図１に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
図２（Ａ）参照
（１）
トレンチを形成するには、トリレベル技術を用いる。具体的には、図示されているように、図１について説明したビアホール２３が形成されたウェーハに対し、さきに一度除去した下層樹脂膜（有機膜）１８を再び形成し、ビアホール２３を埋め、且つ、表面に厚さを３００ｎｍとして平坦に展延させる。
（１）
トレンチを形成するには、トリレベル技術を用いる。具体的には、図示されているように、図１について説明したビアホール２３が形成されたウェーハに対し、さきに一度除去した下層樹脂膜（有機膜）１８を再び形成し、ビアホール２３を埋め、且つ、表面に厚さを３００ｎｍとして平坦に展延させる。
（２）
図１について説明した下層樹脂膜１８は、表面に平坦に成膜しただけであったが、新たな下層樹脂膜１８はビアホール２３を埋めている点が新規であり、そして、これも先に形成したのであるが、塗布法を用いて厚さ５０ｎｍのＳＯＧ膜（無機膜）１９及び厚さ１００ｎｍの反射防止膜（ＢＡＲＣ）２０を形成し、その上に厚さ１５０ｎｍの有機系の感光性ＡｒＦレジスト膜２２を積層形成する。
図１について説明した下層樹脂膜１８は、表面に平坦に成膜しただけであったが、新たな下層樹脂膜１８はビアホール２３を埋めている点が新規であり、そして、これも先に形成したのであるが、塗布法を用いて厚さ５０ｎｍのＳＯＧ膜（無機膜）１９及び厚さ１００ｎｍの反射防止膜（ＢＡＲＣ）２０を形成し、その上に厚さ１５０ｎｍの有機系の感光性ＡｒＦレジスト膜２２を積層形成する。
（３）
感光性ＡｒＦレジスト膜２２に露光及び現像を施すことにより、トレンチパターンの開口２２Ａを形成する。ここで、開口２２Ａの最小ピッチは、１４０ｎｍ程度であり、ライン・アンド・スペースは７０／７０ｎｍである。
感光性ＡｒＦレジスト膜２２に露光及び現像を施すことにより、トレンチパターンの開口２２Ａを形成する。ここで、開口２２Ａの最小ピッチは、１４０ｎｍ程度であり、ライン・アンド・スペースは７０／７０ｎｍである。
図２（Ｂ）参照
（４）
ドライエッチング法を用い、レジスト膜２２をマスクとして、反射防止膜２０及びＳＯＧ膜１９をトレンチパターンにエッチングする。
（４）
ドライエッチング法を用い、レジスト膜２２をマスクとして、反射防止膜２０及びＳＯＧ膜１９をトレンチパターンにエッチングする。
この場合のエッチング条件を例示すると以下の通りである。
ＣＦ4 ：１００ｓｃｃｍ
ＣＨ2 Ｆ2 ：５ｓｃｃｍ
チャンバー内圧力：１３．４Ｐａ（１００ｍｔｏｒｒ）
ＲＦ出力：１００Ｗ
ＣＦ4 ：１００ｓｃｃｍ
ＣＨ2 Ｆ2 ：５ｓｃｃｍ
チャンバー内圧力：１３．４Ｐａ（１００ｍｔｏｒｒ）
ＲＦ出力：１００Ｗ
（５）
ドライエッチング法を用い、ＳＯＧ膜１９をマスクとして、下層樹脂膜１８をトレンチパターンにエッチングすると同時にＡｒＦレジスト膜２２及び反射防止２０を除去する。
ドライエッチング法を用い、ＳＯＧ膜１９をマスクとして、下層樹脂膜１８をトレンチパターンにエッチングすると同時にＡｒＦレジスト膜２２及び反射防止２０を除去する。
この場合のエッチング条件を例示すると以下の通りである。
Ｏ2 ：１０ｓｃｃｍ
Ｎ2 ：５００ｓｃｃｍ
チャンバー内圧力：６．７Ｐａ（５0 ｍｔｏｒｒ）
ＲＦ出力：１００Ｗ
Ｏ2 ：１０ｓｃｃｍ
Ｎ2 ：５００ｓｃｃｍ
チャンバー内圧力：６．７Ｐａ（５0 ｍｔｏｒｒ）
ＲＦ出力：１００Ｗ
図２（Ｃ）参照
（６）
ドライエッチング法を用い、下層樹脂膜１８をマスクとして、ＳｉＮからなる絶縁膜１７をトレンチパターンにエッチングすると同時にＳＯＧ膜１９の剥離を行なう。
（６）
ドライエッチング法を用い、下層樹脂膜１８をマスクとして、ＳｉＮからなる絶縁膜１７をトレンチパターンにエッチングすると同時にＳＯＧ膜１９の剥離を行なう。
この場合のエッチング条件を例示すると以下の通りである。
ＣＨ２Ｆ2 ：１０ｓｃｃｍ
Ｏ2 ：５ｓｃｃｍ
Ａｒ：５０ｓｃｃｍ
チャンバー内圧力：１．３Ｐａ（１０ｍｔｏｒｒ）
ＲＦ出力：１００Ｗ
ＣＨ２Ｆ2 ：１０ｓｃｃｍ
Ｏ2 ：５ｓｃｃｍ
Ａｒ：５０ｓｃｃｍ
チャンバー内圧力：１．３Ｐａ（１０ｍｔｏｒｒ）
ＲＦ出力：１００Ｗ
図２（Ｄ）参照
（７）
下層樹脂膜１８の除去を行う。これによりＳｉＮからなる絶縁膜１７で構成されたハードマスクが得られる。
（７）
下層樹脂膜１８の除去を行う。これによりＳｉＮからなる絶縁膜１７で構成されたハードマスクが得られる。
（８）
ＳｉＮからなる絶縁膜１７をマスクとしてＳｉＯ2 からなる絶縁膜１６にトレンチパターンのエッチングを行なってトレンチ２４を形成する。
ＳｉＮからなる絶縁膜１７をマスクとしてＳｉＯ2 からなる絶縁膜１６にトレンチパターンのエッチングを行なってトレンチ２４を形成する。
この場合のエッチング条件を例示すると以下の通りである。
Ｃ4 Ｆ6 ：１０ｓｃｃｍ
Ｏ2 ：１０ｓｃｃｍ
Ａｒ：５００ｓｃｃｍ
チャンバー内圧力：１．３Ｐａ（１０ｍｔｏｒｒ）
ＲＦ出力：１０００Ｗ
Ｃ4 Ｆ6 ：１０ｓｃｃｍ
Ｏ2 ：１０ｓｃｃｍ
Ａｒ：５００ｓｃｃｍ
チャンバー内圧力：１．３Ｐａ（１０ｍｔｏｒｒ）
ＲＦ出力：１０００Ｗ
この後、ＳｉＯ2 からなる絶縁膜１６をマスクとしてＳｉＣＯＨからなる研磨耐性膜１５、ポーラスシリカからなる絶縁膜１４、ＳｉＣＯＨからなるエッチング耐性膜１３をトレンチパターンにエッチングするのであるが、そのエッチングに於いては、ポーラスシリカからなる絶縁膜１４にダメージを与えないようにする為、ＣＦ4 系ガスを用いるダメージレス条件で行なう必要がある。然しながら、ダメージレス条件でエッチングを行なった場合、ビアホール２３の開口エッジ近傍の肩落ちが大きくなる。
図３はダメージレス条件でエッチングを行なった場合に発生する肩落ちについて説明する為の工程要所に於ける配線層を表す要部説明図であり、工程は（Ａ）から（Ｃ）に順を追って進行するものとする。尚、図３（Ａ）は図１及び図２で説明した工程を経て完成したビアホール２３及びトレンチ２４をもつ配線層と同じ状態の配線層を表している。
図３（Ａ）及び（Ｂ）参照
（１）
図（Ａ）に見られる状態からトレンチの加工を始め、ＳｉＯ2 からなる絶縁膜１６をマスクとして研磨耐性膜１５をエッチングし、次いで、ポーラスシリカからなる絶縁膜１４のエッチングを行なうと、先ず、ビアホール２３の開口エッジがエッチングされてトレンチ２４の形成が始まる。
（１）
図（Ａ）に見られる状態からトレンチの加工を始め、ＳｉＯ2 からなる絶縁膜１６をマスクとして研磨耐性膜１５をエッチングし、次いで、ポーラスシリカからなる絶縁膜１４のエッチングを行なうと、先ず、ビアホール２３の開口エッジがエッチングされてトレンチ２４の形成が始まる。
図３（Ｃ）参照
（２） 更にポーラスシリカからなる絶縁膜１４のエッチングを継続してトレンチ２４の延伸を行なった場合、ポーラスシリカからなる絶縁膜１４に発生したビアホール２３の肩落ち１４Ｓは大きくなってしまう。
（２） 更にポーラスシリカからなる絶縁膜１４のエッチングを継続してトレンチ２４の延伸を行なった場合、ポーラスシリカからなる絶縁膜１４に発生したビアホール２３の肩落ち１４Ｓは大きくなってしまう。
このような状態になると、次工程のバリアメタルの形成、即ち、肩落ち１４Ｓの部分に於けるバリアメタル（図５の側壁保護膜６を参照。）が所期の膜厚よりも薄くなってしまう。そして、バリアメタルが薄い場合には、Ｃｕの拡散を抑止する機能は低下してしまうから、電気的な信頼性は劣化することになる。
本発明では、前記したような肩落ちの発生を低減する為、ポーラスシリカからなる絶縁膜１４をエッチング加工する前の適切なタイミング、即ち、ＳｉＯ2 からなる絶縁膜１６のエッチング後、或いは、ＳｉＣＯＨからなる研磨耐性膜１５のエッチング後にポーラスシリカからなる絶縁膜１４の側壁にＳｉＣ、ＳｉＮ、ＳｉＯから選択される材料を用いて厚さ５ｎｍ程度の側壁保護膜３１を形成することが重要な構成になっている。
前記したように、ＳｉＣ、ＳｉＮ、ＳｉＯなどの材料からなる膜を堆積させて側壁保護膜３１を形成する代わりにポーラスシリカからなる絶縁膜１４の表面を改質することで側壁保護膜３１とすることも可能である。その表面を改質する手段としては、酸素や窒素を用いたプラズマ処理、紫外光照射、ヘキサメチルジシラザン（Ｈｅｘａｍｅｔｈｙｌｄｉｓｉｌａｚａｎ：ＨＭＤＳ）等の蒸気処理などを挙げることができる。
図４は側壁保護膜を形成してトレンチを完成させる工程を説明する為の工程要所に於ける配線層を表す要部説明図であり、工程は（Ａ）から（Ｄ）に順を追って進行するものとする。
図４（Ａ）及び（Ｂ）参照
（１）
図４（Ａ）は図２（Ｄ）或いは図３（Ａ）と同様な図であり、この状態から図４（Ｂ）に見られるように側壁保護膜３１を成膜するには、以下に見られる条件を適用する。
○ ＳｉＣの場合
テトラメチルシラン（Ｔｅｔｒａｍｅｔｈｙｌｓｉｌａｎｅ：４ＭＳ）：１００ｓｃｃｍＣＯ2 又はＮＨ3 ：５０００ｓｃｃｍ
○ ＳｉＮの場合
ＳｉＨ4 ：１００ｓｃｃｍ
ＮＨ4 ：２０００ｓｃｃｍ
Ｎ2 ：２０００ｓｃｃｍ
○ ＳｉＯの場合
ＳｉＨ4 ：１００ｓｃｃｍ
Ｎ2 ：２０００ｓｃｃｍ
（１）
図４（Ａ）は図２（Ｄ）或いは図３（Ａ）と同様な図であり、この状態から図４（Ｂ）に見られるように側壁保護膜３１を成膜するには、以下に見られる条件を適用する。
○ ＳｉＣの場合
テトラメチルシラン（Ｔｅｔｒａｍｅｔｈｙｌｓｉｌａｎｅ：４ＭＳ）：１００ｓｃｃｍＣＯ2 又はＮＨ3 ：５０００ｓｃｃｍ
○ ＳｉＮの場合
ＳｉＨ4 ：１００ｓｃｃｍ
ＮＨ4 ：２０００ｓｃｃｍ
Ｎ2 ：２０００ｓｃｃｍ
○ ＳｉＯの場合
ＳｉＨ4 ：１００ｓｃｃｍ
Ｎ2 ：２０００ｓｃｃｍ
図４（Ｃ）参照
（２）
ＳｉＯ2 からなる絶縁膜１６のエッチング後に側壁保護膜３１を形成した場合には、図４（Ｃ）に見られるように、ＳｉＮからなる絶縁膜１７及びＳｉＯ2 からなる絶縁膜１６をマスクにしてＳｉＣＯＨからなる研磨耐性膜１５のエッチングを行う。
（２）
ＳｉＯ2 からなる絶縁膜１６のエッチング後に側壁保護膜３１を形成した場合には、図４（Ｃ）に見られるように、ＳｉＮからなる絶縁膜１７及びＳｉＯ2 からなる絶縁膜１６をマスクにしてＳｉＣＯＨからなる研磨耐性膜１５のエッチングを行う。
その場合のエッチング条件を例示すると以下の通りである。
ＣＦ4 ：１００ｓｃｃｍ
チャンバー内圧力：６．７Ｐａ（５0 ｍｔｏｒｒ）
ＲＦ出力：５００Ｗ
ＣＦ4 ：１００ｓｃｃｍ
チャンバー内圧力：６．７Ｐａ（５0 ｍｔｏｒｒ）
ＲＦ出力：５００Ｗ
図４（Ｄ）参照
（３）
ポーラスシリカからなる絶縁膜１４のエッチング条件を例示すると次の通りである。
ＣＦ4 ：１００ｓｃｃｍ
ＣＨＦ3 ：１００ｓｃｃｍ
チャンバー内圧力：６６．６Ｐａ（５００ｍｔｏｒｒ）
ＲＦ出力：５００Ｗ
（３）
ポーラスシリカからなる絶縁膜１４のエッチング条件を例示すると次の通りである。
ＣＦ4 ：１００ｓｃｃｍ
ＣＨＦ3 ：１００ｓｃｃｍ
チャンバー内圧力：６６．６Ｐａ（５００ｍｔｏｒｒ）
ＲＦ出力：５００Ｗ
Ｃｕ膜１２上のＳｉＣＯＨからなるエッチング耐性膜１３をエッチングする条件を例示すると次の通りである。
ＣＦ4 ：１００ｓｃｃｍ
チャンバー内圧力：１．３Ｐａ（１０ｍｔｏｒｒ）
ＲＦ出力：１００Ｗ
ＣＦ4 ：１００ｓｃｃｍ
チャンバー内圧力：１．３Ｐａ（１０ｍｔｏｒｒ）
ＲＦ出力：１００Ｗ
ＳｉＣＯＨからなる研磨耐性膜１５、ポーラスシリカからなる絶縁膜１４、ＳｉＣＯＨからなるエッチング耐性膜１３のエッチング加工の際、ビアホール２３の頂部からトレンチ２４方向へ棘（いわゆるクラウン）ができないように、そして、ポーラスシリカからなる絶縁膜１４にダメージを与えないように、エッチングガスとしてＣＦ4 系のガスを用いることは好ましいことである。
ＳｉＣＯＨからなる研磨耐性膜１５、ポーラスシリカからなる絶縁膜１４、ＳｉＣＯＨからなるエッチング耐性膜１３のエッチング後、側壁保護膜３１は層間の誘電率をできる限り低下させる為、完全に除去しなければならない。
１１ 絶縁膜
１２ 配線
１３ エッチング耐性膜
１４ ポーラスシリカからなる絶縁膜
１５ 研磨耐性膜
１６ 絶縁膜
１７ 絶縁膜
１８ 下層樹脂膜
１９ ＳＯＧ膜
２０ 反射防止膜
２１ レジスト膜
２１Ａ 開口
２２ レジスト膜
２２Ａ 開口
２３ ビアホール
２４ トレンチ
３１ 側壁保護膜
１２ 配線
１３ エッチング耐性膜
１４ ポーラスシリカからなる絶縁膜
１５ 研磨耐性膜
１６ 絶縁膜
１７ 絶縁膜
１８ 下層樹脂膜
１９ ＳＯＧ膜
２０ 反射防止膜
２１ レジスト膜
２１Ａ 開口
２２ レジスト膜
２２Ａ 開口
２３ ビアホール
２４ トレンチ
３１ 側壁保護膜
Claims (5)
- 半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に研磨耐性膜を形成する工程と、
前記研磨耐性膜上に絶縁膜を形成する工程と、
前記絶縁膜及び前記研磨耐性膜を貫通し、前記層間絶縁膜内に達するビアホールを形成する工程と、
前記絶縁膜に、前記研磨耐性膜に達するトレンチを形成する工程と、
前記トレンチ内壁面及び前記ビアホール内壁面に側壁保護膜を形成する工程と、
前記トレンチが形成された絶縁膜をマスクとして、前記層間絶縁膜をエッチングする工程
が含まれてなることを特徴とする半導体装置の製造方法。 - 前記エッチングが終了した後、前記側壁保護膜を剥離除去する工程をさらに有することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記側壁保護膜を形成する工程は、ＳｉＣ、ＳｉＯ2 、ＳｉＮから選択された材料を成膜する工程であること
を特徴とする請求項１記載の半導体装置の製造方法。 - 前記側壁保護膜は、前記トレンチの内壁及び前記ビアホールの内壁を、酸素或いは窒素等を用いたプラズマ処理、紫外線照射、ヘキサメチルジシラザン等の蒸気処理する工程であること
を特徴とする請求項１記載の半導体装置の製造方法。 - 前記工程の後、エッチング成分と堆積成分を含むスパッタ法を用い、バリアメタル層を形成する工程をさらに含むこと
を特徴とする請求項１乃至請求項４の何れか１記載の半導体装置の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP2007092290A JP2008251897A (ja) | 2007-03-30 | 2007-03-30 | 半導体装置の製造方法 |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119426A (ja) * | 2009-12-03 | 2011-06-16 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| WO2014010630A1 (ja) * | 2012-07-11 | 2014-01-16 | 東京エレクトロン株式会社 | パターン形成方法及び基板処理システム |
| JP2015521799A (ja) * | 2012-06-22 | 2015-07-30 | 東京エレクトロン株式会社 | エッチング及びアッシング中での低誘電率材料の側壁保護 |
| KR20160039525A (ko) * | 2014-10-01 | 2016-04-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스용 상호 접속 구조체를 형성하는 방법 |
| CN107068555A (zh) * | 2015-12-21 | 2017-08-18 | 台湾积体电路制造股份有限公司 | 形成沟槽的方法 |
| TWI774688B (zh) * | 2016-08-26 | 2022-08-21 | 日商東京威力科創股份有限公司 | 蝕刻處理中保護超低介電材料不受損害以得到期望的特徵部之製造方法 |
-
2007
- 2007-03-30 JP JP2007092290A patent/JP2008251897A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119426A (ja) * | 2009-12-03 | 2011-06-16 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| JP2015521799A (ja) * | 2012-06-22 | 2015-07-30 | 東京エレクトロン株式会社 | エッチング及びアッシング中での低誘電率材料の側壁保護 |
| US9279184B2 (en) | 2012-07-11 | 2016-03-08 | Tokyo Electron Limited | Method of forming a pattern and substrate processing system |
| CN104380440A (zh) * | 2012-07-11 | 2015-02-25 | 东京毅力科创株式会社 | 图案形成方法和基板处理系统 |
| KR20150035593A (ko) * | 2012-07-11 | 2015-04-06 | 도쿄엘렉트론가부시키가이샤 | 패턴 형성 방법 및 기판 처리 시스템 |
| JP2014017438A (ja) * | 2012-07-11 | 2014-01-30 | Tokyo Electron Ltd | パターン形成方法及び基板処理システム |
| WO2014010630A1 (ja) * | 2012-07-11 | 2014-01-16 | 東京エレクトロン株式会社 | パターン形成方法及び基板処理システム |
| KR102080246B1 (ko) * | 2012-07-11 | 2020-02-21 | 도쿄엘렉트론가부시키가이샤 | 패턴 형성 방법 및 기판 처리 시스템 |
| KR20160039525A (ko) * | 2014-10-01 | 2016-04-11 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스용 상호 접속 구조체를 형성하는 방법 |
| KR101711264B1 (ko) | 2014-10-01 | 2017-02-28 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 디바이스용 상호 접속 구조체를 형성하는 방법 |
| CN107068555A (zh) * | 2015-12-21 | 2017-08-18 | 台湾积体电路制造股份有限公司 | 形成沟槽的方法 |
| US10395983B2 (en) | 2015-12-21 | 2019-08-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming trenches |
| US10854507B2 (en) | 2015-12-21 | 2020-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming trenches |
| TWI774688B (zh) * | 2016-08-26 | 2022-08-21 | 日商東京威力科創股份有限公司 | 蝕刻處理中保護超低介電材料不受損害以得到期望的特徵部之製造方法 |
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