KR100727702B1 - 반도체 소자의 구리배선 제조방법 - Google Patents

반도체 소자의 구리배선 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 구리배선 형성방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조를 위한 구리배선 형성시에 확산방지막의 제거단계에서 비아컨택트 저항 불량 또는 비아 보이드를 방지할 수 있는 반도체 소자의 구리배선 제조방법에 관한 것이다.
본 발명의 반도체 소자의 구리배선 제조방법은 하부 구리금속배선 및 확산방지막이 형성된 웨이퍼상에 층간절연막을 증착하는 단계; 상기 웨이퍼에 감광막을 도포하여 비아 콘택홀 및 금속배선 패턴을 형성하는 사진 공정 및 식각 공정단계; 상기 감광막 애싱 공정 및 확산방지막 제거공정을 인-시튜로 진행하는 단계; 금속 배리어막과 시드 구리막을 순차로 증착하는 단계; 상기 웨이퍼를 전기화학적도금 방식에 의하여 구리막을 형성하는 단계; 상기 구리막이 형성된 웨이퍼를 CMP 공정에 의하여 금속 배선형성부위 이외의 구리막 및 금속 배리어막을 제거하는 단계;를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 구리배선 제조방법에 의하면 확산방지막 제거단계를 금속배선 및 비아콘택홀 형성 공정완료후 애싱장비에서 인-시튜로 진행함으로써 SiOF의 형성을 억제하여 비아 보이드(via void) 현상을 방지함으로써 배선 저항을 줄이고 신뢰성을 향상시킬 수 있는 효과가 있다.
구리 금속배선, 이중 상감법, 확산방지막, 비아 보이드

Description

반도체 소자의 구리배선 제조방법{Manufacturing method of copper metalization for semiconductor}
도 1은 종래의 이중상감법에 따른 구리 배선 형성과정을 나타내는 반도체 기판의 단면사시도,
도 2는 본 발명의 일실시예에 따른 반도체 소자의 구리배선 제조방법의 공정진행 순서를 보여주는 공정순서도.
*도면의 주요부분에 대한 부호의 설명*
10 : 웨이퍼 20 : 하부 금속배선
30 : 확산 방지막 40 : 층간 절연막
50 : 비아 콘택홀 60 : 금속배선 패턴
70 : 금속 배리어막 80 : 구리막
본 발명은 반도체 소자의 구리배선 형성방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조를 위한 구리배선 형성시에 확산방지막의 제거단계에서 비아컨택트 저항 불량 또는 비아 보이드를 방지할 수 있는 반도체 소자의 구리배선 제 조방법에 관한 것이다.
일반적으로 반도체 소자의 동작속도는 주로 게이트 지연시간(gate delay time)과 저항 커패시턴스 지연시간(resistance capicitance delay time, 이하 'RC 지연시간'라 한다)에 의존한다.
반도체 소자의 집적화가 진행됨에 따라 RC 지연시간의 비중이 커지고 있으며, 이를 극복하기 위해 기존의 알루미늄 금속배선보다 저항이 낮은 구리배선(copper metalization)을 사용하여 배선 저항을 감소시키고 저유전율의 층간 절연막의 적용을 시도하고 있다.
구리배선은 기존의 건식식각 방법으로 식각을 진행하기 어렵기 때문에 단일상감법(single damascene) 또는 이중상감법(dual damascene)에 의하여 패터닝되는 것이 일반적이다. 상감법은 금속배선의 절연을 위한 층간 절연막에 금속배선 또는 콘택홀의 패턴을 먼저 형성한 후 금속층을 증착하여 이를 CMP(chemical mechanical polish) 등의 방법에 의하여 제거함으로써 배선을 형성하는 방법을 말한다.
이중상감법은 층간 절연막에 금속배선 및 콘택홀의 위한 패터닝을 함께 진행한 후에 배선을 위한 금속층을 상기 패턴된 부분에 매립하고 불필요한 부분의 금속층을 제거하는 공정을 말하며, 공정의 단순화 및 비용절감의 장점이 있어 최근 많이 적용되는 금속배선 형성방식이다.
도 1은 종래의 이중상감법에 따른 구리 배선 형성과정을 나타내는 반도체 기판의 단면사시도이다.
첨부된 도 1에 도시한 바와 같이 먼저 하부 구리금속배선(20) 및 확산방지막 (30)이 형성된 웨이퍼(10)상에 층간절연막(40)을 증착하고, 사진/식각 공정을 진행하여 상기 웨이퍼 상에 비아 콘택홀(50) 및 금속배선 패턴(60)을 형성한다.(도 1a)
이후 금속 배리어막(barrier metal layer, 70)과 시드 구리막(seed copper layer)을 증착하고나서, 상기 웨이퍼를 전기화학적도금(electrochemical plating, 이하 'ECP'라 한다.) 방식에 의하여 구리막(80)을 형성한다.(도 1b)
상기 구리막(80)이 형성된 웨이퍼를 CMP(chemical mechanical polish, 이하 'CMP'라 한다.) 공정에 의하여 금속 배선형성부위 이외의 구리막(80) 및 금속 배리어막(70)을 제거함으로써 구리금속배선을 형성하는 것이다.(도 1c)
종래의 이중상감법에 따른 구리 배선 형성과정에서 하부 구리금속의 확산방지막으로 실리콘질화막(silicon nitride film)이 주로 사용되며, 상기 확산방지막은 상기 층간절연막상에 상기 금속배선 및 비아콘택홀의 패턴이 형성되고나서 감광막을 애싱(ashing)한 후에 건식 식각 공정을 진행하여 제거된다.
일반적으로 상기 층간 절연막은 FSG(fluorine-doped silicate glass) 또는 다른 저유전율 절연막을 사용한다.
그러나 상기 FSG 막에 형성된 금속배선 패턴 및 비아콘택홀의 측벽에 존재하는 불소(Fluorine) 또는 불화탄소계(carbon fluoride; CxHyFz, x, y, z는 자연수)에 의하여 SiOF가 형성되며, 이것은 차후 진행되는 금속 배리어막 및 구리 시드막 증착공정에서 비아 보이드(via void) 현상을 일으키는 원인이 되어 금속배선저항이 증가되고 신뢰성을 열화 시키는 문제점이 있다.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 확산방지막 제거단계에서 SiOF의 형성을 억제하여 비아 보이드(via void) 현상을 방지함으로써 배선 저항을 줄이고 신뢰성을 향상시킬 수 있는 반도체 소자의 구리배선 제조방법을 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 구리배선 제조방법은 하부 구리금속배선 및 확산방지막이 형성된 웨이퍼상에 층간절연막을 증착하는 단계; 상기 웨이퍼에 감광막을 도포하여 비아 콘택홀 및 금속배선 패턴을 형성하는 사진 공정 및 식각 공정단계; 상기 감광막 애싱 공정 및 확산방지막 제거공정을 인-시튜로 진행하는 단계; 금속 배리어막과 시드 구리막을 순차로 증착하는 단계; 상기 웨이퍼를 전기화학적도금 방식에 의하여 구리막을 형성하는 단계; 상기 구리막이 형성된 웨이퍼를 CMP 공정에 의하여 금속 배선형성부위 이외의 구리막 및 금속 배리어막을 제거하는 단계;를 포함하여 이루어진 것을 특징으로 한다.
또한, 상기 사진 공정 및 식각 공정단계의 금속배선 식각 공정후 애싱 공정조건은 3 ~ 40 mTorr의 공정실 압력, 500 ~ 1000 Watt의 소오스 전력, 50 ~ 200 Watt의 바이어스 전력, 50 ~ 300 SCCM 유량의 O2 가스의 공정조건으로 진행하는 것을 특징으로 한다.
또한, 상기 사진 공정 및 식각 공정단계의 확산방지막 제거공정조건은 3 ~ 40 mTorr의 공정실 압력, 500 ~ 1000 Watt의 소오스 전력, 50 ~ 200 Watt의 바이어스 전력, 50 ~ 300 SCCM 유량의 CF4 가스, 50 ~ 200 SCCM 유량의 Ar 가스의 공정조건으로 진행하는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.
도 2는 본 발명의 일실시예에 따른 반도체 소자의 구리배선 제조방법의 공정진행 순서를 보여주는 공정순서도이다.
본 발명의 일실시예에 따른 반도체 소자의 구리배선 제조방법은, 웨이퍼 상에 층간절연막을 증착하는 단계, 사진 공정 및 식각 공정단계, 감광막 애싱 공정 및 확산방지막 제거공정 단계, 금속 배리어막 및 시드 구리막 증착 단계, 구리막 형성단계; 구리막 및 금속 배리어막을 제거 단계를 포함하여 이루어져 있으며, 상기 웨이퍼 상에 층간절연막을 증착하는 단계, 사진 공정 및 식각 공정단계, 금속 배리어막 및 시드 구리막 증착 단계, 구리막 형성단계; 구리막 및 금속 배리어막을 제거 단계는 종래의 기술과 동일하므로 설명의 중복을 피하기 위하여 상세한 설명은 생략하고, 새로이 부가되는 단계의 작용을 중심으로 하여 상세히 설명한다.
첨부된 도 2에 도시한 바와 같이 본 발명에 따른 반도체 소자의 구리배선 제조방법은 감광막 애싱 공정 및 확산방지막 제거공정 단계에서 애싱단계와 확산방지막 제거단계를 같은 장비 내에서 인-시튜(in situ)로 진행하는 것을 특징으로 한다.
첫 번째 단계인 애싱단계는 상기 사진 공정 및 식각 공정단계 진행후 웨이퍼 상에 잔존하는 감광막을 산소 가스(O2)를 사용하여 제거하는 단계이다.
두 번째 단계인 확산방지막 제거단계는 비아컨택홀의 하부에 잔존하는 확산방지막을 블랭킷 식각(blanket etch) 방식으로 제거함으로써 하부 구리금속배선을 노출시키는 단계이다.
종래의 반도체 소자의 구리배선 제조방법에서 확산방지막을 제거하는 공정과는 달리 본 발명에 따른 반도체 소자의 구리배선 제조방법에서는 상기 애싱단계와 상기 확산방지막 제거단계를 같은 장비 내에서 진행하여 상기 웨이퍼가 대기(atmosphere)에 노출되지 아니하여 상기 비아 콘택홀 내에 SiOF의 생성을 억제하는 역할을 수행한다.
또한, 상기 애싱 공정조건은 3 ~ 40 mTorr의 공정실 압력, 500 ~ 1000 Watt의 소오스 전력, 50 ~ 200 Watt의 바이어스 전력, 50 ~ 300 SCCM 유량의 O2 가스의 공정조건으로 진행하는 것이 바람직하다.
또한, 상기 확산방지막 제거공정조건은 3 ~ 40 mTorr의 공정실 압력, 500 ~ 1000 Watt의 소오스 전력, 50 ~ 200 Watt의 바이어스 전력, 50 ~ 300 SCCM 유량의 CF4 가스, 50 ~ 200 SCCM 유량의 Ar 가스의 공정조건으로 진행하는 것이 바람직하다.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정/변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 소자의 구리배선 제조방법에 의하면 확산방지막 제거단계를 금속배선 및 비아콘택홀 형성 공정완료후 애싱장비에서 인-시튜로 진행함으로써 SiOF의 형성을 억제하여 비아 보이드(via void) 현상을 방지함으로써 배선 저항을 줄이고 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 하부 구리금속배선 및 확산방지막이 형성된 웨이퍼 상에 층간절연막을 증착하는 단계; 상기 웨이퍼에 감광막을 도포하여 비아 콘택홀 및 금속배선 패턴을 형성하는 사진 공정 및 식각 공정단계; 3 ~ 40 mTorr의 공정실 압력, 500 ~ 1000 Watt의 소오스 전력, 50 ~ 200 Watt의 바이어스 전력, 50 ~ 300 SCCM 유량의 O2 가스의 공정조건의 애싱 공정 진행후 인-시튜로 확산방지막 제거공정을 진행하는 단계; 금속 배리어막과 시드 구리막을 순차로 증착하는 단계; 전기화학적도금 방식에 의하여 구리막을 형성하는 단계; 상기 구리막이 형성된 웨이퍼를 CMP 공정에 의하여 금속 배선형성부위 이외의 구리막 및 금속 배리어막을 제거하는 단계;를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 구리배선 제조방법.
  2. 삭제
  3. 제1항에 있어서, 상기 확산방지막 제거공정은 3 ~ 40 mTorr의 공정실 압력, 500 ~ 1000 Watt의 소오스 전력, 50 ~ 200 Watt의 바이어스 전력, 50 ~ 300 SCCM 유량의 CF4 가스, 50 ~ 200 SCCM 유량의 Ar 가스의 공정조건으로 진행하는 것을 특징으로 하는 반도체 소자의 구리배선 제조방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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Patent Citations (2)

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