KR101711264B1 - 반도체 디바이스용 상호 접속 구조체를 형성하는 방법 - Google Patents

반도체 디바이스용 상호 접속 구조체를 형성하는 방법 Download PDF

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Abstract

기판 위에 형성된 유전층 내에 배치된 복수의 트렌치를 갖는 기판을 제공하는 방법들을 포함하는 반도체 디바이스 제조 방법이 제공된다. 복수의 개구를 포함하는 비아 패턴이 기판 위에 형성될 수도 있다. 스페이서 재료층이 적어도 하나의 트렌치의 측벽 상에 형성된다. 비아 홀은 비아 패턴 및 스페이서 재료층을 마스킹 요소로서 사용하여 유전층 내에 에칭될 수 있다.

Description

반도체 디바이스용 상호 접속 구조체를 형성하는 방법{METHOD OF FORMING AN INTERCONNECT STRUCTURE FOR A SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스용 상호 접속 구조체를 형성하는 방법에 관한 것이다.
반도체 집적 회로(integrated circuit: IC) 산업은 급속한 성장을 경험하고 있다. IC 재료 및 디자인의 기술적 진보는 IC의 세대를 생성하였고, 여기서 각각의 세대는 이전의 세대보다 더 소형이고 더 복잡한 회로를 갖는다. IC 발전의 도중에, 기능적 밀도(functional density)(즉, 칩 면적당 상호 접속된 디바이스의 수)는 일반적으로 증가되고 있고, 반면에 기하학적 크기[즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 부품(또는 라인)]는 감소되고 있다. 이 소형화(scaling down) 프로세스는 일반적으로 제조 효율을 증가시키고 연계된 비용을 저하시킴으로써 이익을 제공한다.
이러한 소형화는 또한 IC의 처리 및 제조의 복잡성을 증가시키고 있고, 이들 진보가 실현되게 하기 위해, IC 처리 및 제조에 있어서 유사한 개발이 요구된다. 금속-산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor: MOSFET)와 같은 반도체 디바이스가 이들 다양한 기술 노드를 통해 소형화될 때, 트랜지스터들(및 다른 디바이스들) 사이의 전기 접속을 용이하게 하는 도전성 라인 및 비아(via)의 상호 접속은 IC 성능 향상에 중요한 역할을 한다.
따라서, 본 명세서에 제시된 더 넓은 실시예들 중 하나에서, 반도체 제조 방법이 제공된다. 방법은 기판 위에 형성된 유전층 내에 배치된 복수의 트렌치를 갖는 기판을 제공하는 것을 포함한다. 비아 패턴이 형성된다. 스페이서 재료층이 트렌치의 측벽 상에 형성된다. 비아 홀은 비아 패턴 및 스페이서 재료층을 마스킹 요소로서 사용하여 유전층 내에 에칭된다.
설명된 다른 실시예에서, 반도체 디바이스 제조 방법은 기판 위에 형성된 유전층을 갖는 기판을 제공하는 것을 포함한다. 트렌치 패턴이 유전층 내에 형성된다. 트렌치 패턴은 반도체 디바이스의 다층 상호 접속 구조체의 층과 연계된다. 비아 패턴이 트렌치 패턴 위에 배치된 패터닝층 내에 형성된다. 스페이서 재료층이 패터닝층 내의 형성된 비아 패턴 상에 형성된다. 비아 홀이 스페이서 재료층을 마스킹 요소로서 사용하여 에칭된다.
설명된 또 다른 실시예에서, 방법은 기판 위에 배치된 유전층 내에 형성된 복수의 트렌치를 갖는 기판을 제공하는 것을 포함한다. 트렌치는 반도체 디바이스의 상호 접속층을 위한 라우팅을 제공한다. 스페이서 재료의 컨포멀층이 복수의 트렌치 상을 포함하여 기판 위에 형성된다. 스페이서 재료층은 이어서 복수의 트렌치 중 트렌치의 하부면의 영역이 노출되도록 에칭된다. 비아 홀이 트렌치의 하부면의 영역으로부터 유전층 내로 연장하여 형성되고, 비아 홀의 치수는 스페이서 재료층의 두께에 의해 규정된다.
본 발명의 양태들은 첨부 도면과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업의 표준 실시에 따르면, 다양한 특징들은 반드시 실제 축적대로 도시되어 있지 않다는 것이 강조된다. 실제로, 다양한 특징들의 치수는 설명의 명료화를 위해 임의로 증가되거나 축소되어 있을 수도 있다.
도 1은 몇몇 실시예에 따른 반도체 디바이스(예를 들어, IC)를 제조하기 위한 방법의 실시예의 흐름도.
도 2는 몇몇 실시예에 따른 도 1의 방법의 실시예의 흐름도.
도 3 내지 도 16은 도 2의 방법의 다양한 단계들에 따른 반도체 디바이스의 예의 단면도.
도 17 내지 도 26은 도 2의 방법의 다양한 단계들에 따른 반도체 디바이스의 다른 예의 단면도.
도 27은 몇몇 실시예에 따른 도 1의 방법의 다른 예의 흐름도.
도 28 내지 도 36은 도 27의 방법의 다양한 단계들에 따른 반도체 디바이스의 실시예의 단면도.
도 37은 도 2 및/또는 도 27의 방법을 위한 스페이서 재료 두께를 결정하는 방법의 흐름도.
도 38a 및 도 38c는 본 발명의 하나 이상의 양태에 따른 트렌치(trench) 패턴 위에 놓인 비아 패턴의 실시예의 평면도이고, 도 38b 및 도 38d는 본 발명의 하나 이상의 양태에 따른 트렌치 패턴 상의 비아 패턴의 실시예의 단면도.
이하의 개시 내용은 본 발명의 상이한 특징들을 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 구성 요소 및 장치의 특정 예가 본 개시 내용을 간단화하기 위해 이하에 설명된다. 이들은 물론, 단지 예일 뿐이고, 한정으로 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 상에 또는 위에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 부가의 특징부들이 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시 내용은 다양한 예에서 도면 부호 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 설명된 다양한 실시예 및/또는 구성들 사이의 관계를 자체로 지시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에 사용될 수도 있다. 공간적 상대 용어는 도면에 도시된 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 서술자는 마찬가지로 이에 따라 해석될 수도 있다.
도 1을 참조하면, 본 발명의 양태에 따른 하나 이상의 반도체 디바이스를 제조하는 방법(100)이 도시되어 있다. 방법(100)은 이하에 간략히 설명되고, 반면에 도 2 및 도 27의 방법은 방법(100)의 다른 예를 제공한다. 따라서, 도 2 및 도 27의 각각의 방법의 이들 설명은 또한 방법(100)에 적용된다.
방법(100)은 기판이 제공되는 블록 102에서 시작한다. 기판은 실리콘 웨이퍼와 같은 반도체 기판을 포함한다. 대안적으로 또는 부가적으로, 기판은 예를 들어 게르마늄과 같은 원소 반도체; 예를 들어 실리콘 카바이드, 갈륨 비소, 인듐 비소, 인듐 포스파이드와 같은 화합물 반도체; 예를 들어 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 갈륨 비소 포스파이드, 갈륨 인듐 포스파이드와 같은 허용 반도체 및/또는 다른 적합한 재료와 같은 다른 재료들을 포함할 수도 있다. 실시예에서, 기판은 예를 들어 벌크 반도체층 위에 놓인 에피택셜층을 포함한다. 실시예에서, 기판은 반도체-온-절연체(semiconductor-on-insulator: SOI) 구조체를 포함할 수도 있다.
기판은 예를 들어 이온 주입, 확산과 같은 프로세스 및/또는 다른 적합한 프로세스에 의해 구현되는 도핑된 영역과 같은 다양한 특징부들을 더 포함할 수도 있다. 이들 도핑된 영역은 n-우물, p-우물, 소스 및 드레인 영역[예를 들어, 저선량 영역(low-dose region: LDD)을 포함하는], 도핑된 채널 영역 등을 포함한다. 기판은 얕은 트렌치 격리(shallow trench isolation: STI) 특징부 및/또는 다른 절연 재료와 같은 격리 특징부를 더 포함할 수도 있다. 기판은 기판 상에 배치된 유전층 및/또는 도전층에 의해 형성된 게이트 구조체 또는 적층체를 또한 포함할 수도 있다. 몇몇 실시예에서, 게이트 구조체는 계면층(interfacial layer: IL), 유전층(예를 들어, 고-k 유전체 또는 다른 적합한 게이트 유전체), 및 폴리실리콘 또는 금속 게이트 전극층과 같은 전극층 및/또는 다른 적합한 층을 포함한다. 특징부들은 예를 들어, 상보형 금속-산화물-반도체 전계 효과 트랜지스터(complimentary metal-oxide-semiconductor field effect transistor: CMOSFET), 이미지 센서, 발광 다이오드, 메모리 셀, 저항기, 캐패시터 및/또는 다른 특징부들과 같은 다양한 반도체 디바이스를 형성하도록 구성될 수도 있다.
기판은 하나 이상의 층간 유전(inter-level dielectric: ILD) 층을 또한 포함할 수도 있다. ILD 층은 실리콘 산화물, 실리콘 질화물, 열적 실리콘 산화물보다 낮은 유전 상수(k)를 갖는 유전 재료(저-k 유전 재료라 칭함), 및/또는 다른 적합한 유전 재료와 같은 유전 재료층을 포함한다. ILD 층은 스핀-온 증착, 화학 기상 증착(chemical vapor deposition: CVD) 및/또는 다른 프로세스와 같은 적합한 프로세스를 사용하여 형성될 수도 있다. 본 명세서에 사용될 때, ILD 층은 이하에 설명되는 바와 같이, 금속층 뿐만 아니라 다층 상호 접속부(multi-layer interconnect: MLI)의 비아를 분리하는 데 사용된 유전 재료를 포함한다.
기판은 그 위에 형성된 하나 이상의 도전성 특징부(예를 들어, 라인 또는 비아)를 또한 포함할 수도 있다. 도전성 특징부는 통상적으로 복수의 도전층(금속층이라 칭함), 접점 및/또는 도전층 및/또는 다른 도전성 특징부의 상호 접속부를 제공하는 비아를 포함하는 다층 상호 접속부(MLI)라 칭하는 상호 접속 구조체의 부분을 형성할 수도 있다. 본 명세서에 사용될 때, 용어 "비아"는 접촉 특징부를 포함할 수도 있다. 층 레벨에 따라, 비아는 도전성 라인(배선)으로의 접속, 도전성 라인(금속 배선) 사이의 접속, 도핑된 영역으로의 접속, 트랜지스터의 게이트로의 접속, 캐패시터의 플레이트로의 접속, 및/또는 반도체 디바이스 또는 집적 회로의 다른 특징부들로의 접속을 제공할 수도 있다. MLI의 도전성 특징부는 배리어 또는 라인층을 포함할 수도 있다. 실시예에서, 도전성 특징부는 알루미늄(Al), 구리(Cu), 텅스텐(W), 이들의 각각의 합금, 조합 및/또는 다른 적합한 도전성 재료를 포함한다. 도전성 특징부는 예를 들어, 반도체 디바이스의 소스, 드레인 또는 게이트 구조체 상에 배치된 실리사이드 특징부를 또한 포함할 수도 있다. 실시예에서, ILD 층은 적합한 격리를 제공하기 위해 도전성 특징부들에 개재된다.
방법(100)은 전술된 MLI 구조체의 부분을 형성하는 데 사용될 수도 있다. 달리 말하면, MLI의 도전성 라인 및 비아(접점을 포함함)는 방법(100)의 단계들 중 하나 이상을 사용하여 형성될 수도 있다.
블록 102에서 제공된 기판은 예를 들어 ILD 층과 같은 유전층 내에 배치된 복수의 트렌치의 패턴을 포함한다. 패턴은 상호 접속 구조체(또는 MLI)의 금속층 또는 라인과 같은 도전성 특징부의 라우팅을 규정하는 트렌치를 제공할 수도 있다. 트렌치는 적합한 리소그래피 및 에칭 기술을 사용하여 형성될 수도 있다. 예를 들어, 감광성 재료(포토레지스트)가 기판 상의 유전 재료의 하나 이상의 층 상에 배치된다. 마스킹 단계가 수행되어 특정 영역으로부터 포토레지스트를 선택적으로 제거하여 배선 경로를 형성한다. 에칭 프로세스는 포토레지스트로 형성된 마스킹 요소를 사용하여, 유전층의 부분을 에칭 제거하여 트렌치를 형성한다. 이하에 설명되는 바와 같이, 후속의 금속 증착 프로세스가 이들 트렌치를 충전하여 도전성 상호 접속층을 형성한다.
도전성 상호 접속층(예를 들어, 금속-1, 금속-2 등과 같은 금속 라인)을 형성할 트렌치의 형성 후에, 비아 패턴이 블록 104에서 기판 상에 형성된다. 비아 패턴은 기판 상에 배치되고 트렌치 상에 배치된 하나 이상의 층에 형성될 수도 있다. 비아 패턴은 예를 들어 감광층 및 하드 마스크층을 포함하는 다양한 층에 의해 형성될 수도 있다. 비아 패턴은 블록 102의 트렌치 패턴에 의해 형성된 도전성 상호 접속층 아래에 놓인 형성될 비아의 층과 연계(형성)될 수도 있다. 달리 말하면, 실시예에서, 트렌치는 Mx+1을 제공하고, 반면에 비아 패턴은 Vx를 형성한다. 비아 패턴은 이하에 설명되는 바와 같이 트렌치(Mx+1)와 자기 정렬된 비아(Vx)를 형성하는 데 사용될 수도 있다. 예시적인 비아 패턴은 도 2의 방법(200)의 블록 206 및/또는 이하의 도 27의 방법(2700)의 블록 2706에 설명된 것들을 포함한다. 블록 104는 블록 106 전 또는 후에 발생할 수도 있다.
방법(100)은 이어서 스페이서 재료가 트렌치의 측벽 상에 형성되는 블록 106으로 진행한다. 몇몇 실시예에서, 스페이서 재료의 컨포멀층(conformal layer)이 증착되고 이후에 에칭되어 트렌치의 부분(예를 들어, 비아 홀이 형성될 하부면)으로부터 스페이서 재료를 제거한다. 다양한 예가 방법(200, 2700)의 블록 210 및 블록 2706을 각각 참조하여 이하에 제공된다. 스페이서 재료 조성은 트렌치 및/또는 비아가 그 내에 형성되는 유전층(예를 들어, 저-k 유전체)과 관련하여 에칭 선택도를 제공하도록 선택될 수도 있다. 예시적인 스페이서 재료는 티타늄 산화물(TiO), 티타늄 질화물(TiN), 비정질-탄소(a-C), 이들의 조합, 및/또는 다른 적합한 재료를 포함한다. 스페이서 재료는 예를 들어 원자층 증착(atomic layer deposition: ALD) 또는 물리적 기상 증착(physical vapor deposition: PVD)에 의해 형성된다. 스페이서 재료 두께는 이것이 트렌치에 관한 비아 패턴의 오정렬로부터 보상하도록 특정하게 선택될 수도 있다. 스페이서 재료는 비아 패턴이 형성되기 전 또는 후에 트렌치 상에 형성될 수도 있다. 몇몇 실시예에서, 스페이서 재료는 비아 패턴에 의해 마스킹되지 않거나 보호되지 않은 트렌치의 영역 상에만 형성된다.
방법(100)은 이어서 비아 홀이 에칭되는 블록 108로 진행한다. 비아 홀은 마스킹 요소로서 비아 패턴 및 스페이서 재료를 사용하여 에칭된다. 마스킹 요소는 에칭 또는 주입과 같은 추가의 처리로부터 그 아래에 놓인 영역을 마스킹하거나 보호하는 특징부이다. 실시예에서, 비아 홀의 임계 치수(예를 들어, 폭)는 비아 패턴의 측벽 상에 배치된 스페이서 요소들 사이의 거리에 의해 형성된다. 비아 홀은 유전층에 에칭될 수도 있다. 실시예에서, 비아 홀은 트렌치 패턴을 포함하는 유전층 내에 에칭되어, 예를 들어 트렌치 패턴 아래로 연장하는 비아 홀을 에칭한다.
이 에칭 또는 후속의 에칭에서, 비아 홀은 비아 홀이 유전층(또는 층들)을 통해 연장하고 아래의 도전성 접점(예를 들어, 게이트 특징부, 실리사이드 특징부, 캐패시터 플레이트, 다른 도전성 배선 라인, 및/또는 다른 특징부) 상에 랜딩(landing)하도록 제공될 수도 있다.
블록 102 및 이어지는 블록들의 설명에서 도시되어 있는 바와 같이, 방법(100)은 트렌치(배선 경로에 대응함)가 유전체 내로 먼저 에칭되는 트렌치-우선 시퀀스를 사용하는 것을 포함한다. 이는 비아 홀의 원하는 위치에서 제1 트렌치에 교차하도록 에칭되는 비아 홀로 이어진다. 일 실시예에서, 트렌치 및 홀은 서로 수직이다. 그러나, 방법(100)의 다른 실시예는 트렌치에 앞서 비아를 형성하는 것을 포함한다.
방법(100)은 이어서 도전성 재료가 트렌치 및/또는 비아 홀 내에 형성되는 블록 110으로 진행한다. 도전성 재료는 알루미늄(Al), 구리(Cu), 텅스텐(W), 이들의 각각의 합금, 조합 및/또는 다른 적합한 도전성 재료를 포함할 수도 있다. 증착된 도전성 재료는 배리어 또는 라이너층을 또한 포함할 수도 있다. 도전성 재료(들)는 원자층 증착, 도금, 물리적 기상 증착, 및/또는 다른 적합한 프로세스에 의해 형성될 수도 있다. 실시예에서, 비아 및 트렌치를 포함하는 형성된 도전성 특징부는 기판 상에 제조된 집적 회로의 MLI의 부분을 형성한다.
도 1의 방법(100)의 일 실시예를 예시하고 있는 도 2의 방법(200)을 참조하기 전에, 이하의 사항이 주목된다. 본 명세서에서 일 실시예, 실시예, 예 등의 참조는 설명된 실시예가 특정 특징부, 구조체, 블록 또는 특성을 포함할 수도 있지만, 모든 실시예가 반드시 특정 특징부, 구조체, 블록 또는 특성을 포함하는 것은 아닐 수도 있다는 것을 나타낸다.
이제, 도 2를 참조하면, 반도체 디바이스용 상호 접속 구조체를 제조하는 방법(200)이 도시되어 있다. 방법(200)은 도 1을 참조하여 전술된 방법(100)의 일 예시적인 실시예일 수도 있다. 도 3 내지 도 16은 방법(200)의 하나 이상의 단계에 따른 반도체 디바이스(300)의 예시적인 실시예이다.
방법(200)은 트렌치 패턴을 갖는 기판이 제공되는 블록 202에서 시작한다. 블록 202는 도 1을 참조하여 전술된 방법(100)의 블록 102에 실질적으로 유사할 수도 있다. 도 3의 예를 참조하면, 기판(302)이 제공된다. 기판(302)은 실리콘, 게르마늄, 실리콘 카바이드, 갈륨 비소, 인듐 비소, 인듐 포스파이드, 실리콘 게르마늄, 실리콘 게르마늄 카바이드, 게르마늄 비소 포스파이드, 갈륨 인듐 포스파이드와 같은 반도체 기판; 및/또는 다른 적합한 재료를 포함한다. 기판(302)은 예를 들어 이온 주입, 확산과 같은 프로세스 및/또는 다른 적합한 프로세스에 의해 구현되는 도핑된 영역과 같은 다양한 특징부들을 더 포함할 수도 있다. 이들 도핑된 영역은 n-우물, p-우물, 소스 및 드레인 영역[예를 들어, 저선량 영역(LDD)을 포함하는], 도핑된 채널 영역 등을 포함한다. 기판(302)은 기판 상에 배치된 유전층 및/또는 도전층에 의해 형성된 게이트 구조체 또는 적층체를 또한 포함할 수도 있다. 기판(302)은 MLI 구조체의 특징부를 또한 포함할 수도 있다. 이들 특징부들 중 하나 이상은 예를 들어, 상보형 금속-산화물-반도체 전계 효과 트랜지스터(CMOSFET), 이미지 센서, 발광 다이오드, 메모리 셀, 저항기, 캐패시터 및/또는 다른 특징부들과 같은 다양한 반도체 디바이스를 형성하도록 구성될 수도 있다. 실시예에서, 이들 특징부들 중 하나 이상은 비아가 형성될 도전성 접촉면을 포함할 수도 있다.
디바이스(300)에서, 기판(302) 상에는 유전층(304)이 있다. 실시예에서, 유전층(304)은 저-k 유전 재료를 포함한다. 유전층(304)의 예시적인 조성은 실리콘 산화물, 도핑된 실리콘 산화물, 예를 들어 플루오르화된 실리콘 산화물(fluorinated silicon oxide: FSG), 미도핑된 또는 도핑된 실리케이트 글래스, 예를 들어 붕소 포스페이트 실리케이트 글래스(boron phosphate silicate glass: BPSG), 포스페이트 실리케이트 글래스(phosphate silicate glass: PSG), 미도핑된 또는 도핑된 열적으로 성장된 실리콘 산화물, 미도핑된 또는 도핑된 TEOS 증착된 실리콘 산화물, 유기-실리케이트 글래스, 다공성 저-k 재료, 및/또는 다른 적합한 유전 재료를 포함하지만, 이들에 한정되는 것은 아니다. 유전층(304)은 ILD 층이라 칭할 수도 있다. 유전층(304)은 스핀-온 증착, 화학 기상 증착(CVD), 산화 및/또는 다른 프로세스와 같은 적합한 프로세스를 사용하여 형성될 수도 있다. 유전층(304)은 방법(200)을 사용하여 비아(들)의 형성을 위한 타겟층이다.
에칭 정지층(306)이 기판(302)과 유전층(302)에 개재된다. 다른 실시예에서, 에칭 정지층(306)은 생략된다. 에칭 정지층(306)은 실리콘 질화물과 같은 유전 재료를 포함하는 임의의 적합한 재료를 포함할 수도 있다. 실시예에서, 에칭 정지층(306)은 접촉 에칭 정지층(contact etch stop layer: CESL)이다.
제1 하드 마스크층(308)이 유전층(304) 상에 배치된다. 제1 하드 마스크층(308)은 테트라에틸 오소실리케이트(tetraethyl orthosilicate: TEOS), 다른 산화물, 및/또는 다른 적합한 하드 마스크 재료와 같은 유전성 하드 마스크이다. 제2 하드 마스크층(310)이 제1 하드 마스크층(308) 상에 배치된다. 제2 하드 마스크층(310)은 금속-함유 하드 금속층일 수도 있다. 제2 하드 마스크층(310)을 위한 예시적인 조성은 티타늄 질화물(TiN) 및 티타늄 산화물(TiO)을 포함한다. 층(308 및/또는 310)을 위한 다른 예시적인 하드 마스크는 이산화실리콘, 실리콘 카바이드, 및/또는 다른 적합한 재료를 포함할 수도 있다. 하드 마스크층(308 및/또는 310)은 물리적 기상 증착(PVD), 원자층 증착(ALD), 화학 기상 증착(CVD), 및/또는 다른 프로세스와 같은 적합한 프로세스에 의해 형성될 수도 있다. 실시예에서, 단일층을 포함하는 임의의 수의 하드 마스크층이 존재할 수도 있다. 제1 하드 마스크층(308) 및/또는 제2 하드 마스크층(310)은 유전층(304) 내에 트렌치(312)의 패턴을 에칭할 때 마스킹 요소로서 사용될 수도 있다. 예를 들어, 하드 마스크층(308 및/또는 310)은 적합한 포토리소그래피 및 에칭 프로세스를 사용하여 패터닝될 수도 있다.
트렌치(312)는 트렌치 내에 형성될 디바이스(300)를 위한 상호 접속 구조체의 금속층 또는 라인과 같은 도전성 특징부의 라우팅을 규정하는 패턴을 제공할 수도 있다. 예를 들어, 트렌치(312)는 금속-1, 금속-2 등과 같은 금속층의 라우팅을 규정할 수도 있다. 트렌치(312)는 블록 102를 참조하여 전술된 바와 실질적으로 유사할 수도 있다.
방법(200)은 이어서 패터닝 재료(들)가 기판 상에 형성되는 블록 204로 진행한다. 실시예에서, 패터닝 재료(들)는 패터닝이 가능한 감광성 재료의 적어도 하나의 층을 포함한다. 패터닝 재료(들)는 예를 들어 3층 레지스트와 같은 다층 포토레지스트를 포함할 수도 있다. 패터닝 재료(들)는 하드 마스크층을 더 포함할 수도 있다. 이후에 개발될 것들을 포함하는 다른 재료들이 패터닝을 위해 사용될 수도 있다.
도 4의 예를 참조하면, 복수의 패터닝 재료(402)가 기판(302) 상에 형성된다. 패터닝 재료(402)의 적층체는 단지 예시일 뿐이고, 이어지는 청구범위에 구체적으로 그리고 명시적으로 언급된 바를 제외하고는 한정이 되도록 의도된 것은 아니다. 패터닝 재료(402)는 제1 하부층(404), 하드 마스크층(406), 하드 마스크층(408), 제2 하부층(410), 중간층(412), 및 감광층(414)을 포함한다. 제1 및/또는 제2 하부층(404/410)은 CHxOy와 같은 폴리머를 포함할 수도 있고, 여기서 x 및 y는 0보다 크다. 실시예에서, 중간층(412)은 SiCx 폴리머와 같은 폴리머를 포함하고, 여기서 x는 0보다 크다. 3층 레지스트, 반사 방지 코팅 등의 다른 조성을 포함하는 포토리소그래피 재료의 다른 조성이 가능하다. 층(404, 410, 412, 414)의 하나 이상은 스핀 온 증착과 같은 적합한 프로세스에 의해 형성될 수도 있다.
도 4에 도시되어 있는 바와 같이, 2개의 하드 마스크층은 패터닝 재료(402)의 적층체 내에 제공된다. 하드 마스크층(406, 408)은 본 명세서에 설명된 바를 포함하는 하나 이상의 단계에서 비아 패턴을 형성하는 것을 제공할 수도 있다. 하드 마스크층(406)은 금속-함유 하드 마스크일 수도 있고; 하드 마스크층(408)은 유전성 하드 마스크일 수도 있다. 실시예에서, 하드 마스크층(406)은 티타늄 산화물(TiO)을 포함한다. 다른 실시예에서, 하드 마스크층(406)은 티타늄 질화물(TiN)을 포함한다. 하드 마스크층(406)은 예를 들어 원자층 증착(ALD), 물리적 기상 증착(PVD), 또는 다른 적합한 프로세스와 같은 증착 프로세스에 의해 형성될 수도 있다. 실시예에서, 하드 마스크층(406)은 ALD에 의해 형성된 TiO이다. 실시예에서, 하드 마스크층(406)은 PVD에 의해 형성된 TiN이다. 하드 마스크층(406)은 대략 100 옹스트롬 내지 대략 500 옹스트롬의 두께를 가질 수도 있다. 하드 마스크층(406)의 증착 온도는 예로서 대략 섭씨 100도 내지 대략 섭씨 250도일 수도 있다. 실시예에서, 하드 마스크층(408)은 실리콘 산화물(예를 들어, SiOx, 여기서 x는 0보다 큼)이다. 하드 마스크층(408)은 예를 들어, ALD에 의해 형성된 SiOx일 수도 있다. 하드 마스크층(408)은 대략 50 옹스트롬 내지 대략 200 옹스트롬의 두께를 가질 수도 있다. 하드 마스크층(408)의 증착 온도는 예로서 대략 섭씨 50도 내지 대략 섭씨 250도일 수도 있다.
방법(200)은 이어서 비아 패턴이 형성되는 블록 206으로 진행한다. 비아 패턴은 블록 204의 패터닝 재료(들)를 사용하여 형성될 수도 있다. 비아 패턴은 블록 202에서 전술된 트렌치(Mx +1)에 의해 형성된 도전성 상호 접속층 아래에 놓인 형성될 비아(예를 들어, Vx)의 층/레벨과 연계될 수도 있다. 실시예에서, 비아 패턴은 예를 들어, 게이트 구조체, 소스 특징부, 드레인 특징부, 캐패시터 등으로의 상호 접속부를 제공하는 접촉 패턴을 형성한다. 실시예에서, 비아 패턴은 다층 상호 접속(MLI) 구조체의 층들 사이에 상호 접속부를 제공하는 비아 패턴을 형성한다. 비아 패턴은 다수의 단계에서[예를 들어, 감광성 재료(들)의 다수의 노광에 의해] 형성될 수도 있다. 다수의 단계(포토/에칭)는 접촉 특징부들 사이에 감소된 간격(예를 들어, 피치)을 제공할 수도 있다. 다른 실시예에서, 비아 패턴은 단일의 리소그래피/에칭 시퀀스에서 형성될 수도 있다.
도 5의 예를 참조하면, 비아 패턴의 제1 부분이 도시되어 있다. 제1 부분은 패터닝 재료(402) 중 하나 이상 내의 개구(502)를 포함한다. 구체적으로, 개구(502)는 하드 마스크층(408) 내에 형성된다. 포토레지스트(414)는 개구(502)를 형성하도록 패터닝되고 포토레지스트(414)는 이후에 기판(302)으로부터 제거될 수도 있다. 다음에 도 6의 예를 참조하면, 비아 패턴의 제2 부분이 도시되어 있다. 제2 부분은 패터닝 재료(402)의 적어도 하나의 층 내에 다른 개구(602)를 포함한다. 구체적으로, 개구(602)는 또한 하드 마스크층(408) 내에 형성된다. 포토레지스트 재료는 도 5의 디바이스 상에 형성되고, 개구(602)를 형성하도록 패터닝되고, 이후에 기판(302)으로부터 제거될 수도 있다. 달리 말하면, 개구(602)는 개구(502)의 것과는 별도의 포토리소그래피/에칭 단계에 의해 형성될 수도 있다.
블록 206은 하나 이상의 아래에 놓인 층 내에 형성될 비아 패턴을 계속 제공한다. 도 7의 예를 참조하면, 개구(502, 602)에 의해 형성된 패턴은 하드 마스크층(406)으로 전사된다. 층(406) 내의 비아 패턴의 형성은 플라즈마 에칭 또는 다른 적합한 프로세스를 사용하여 수행될 수도 있다. 도시되어 있는 바와 같이, 하부층(404)은 또한 에칭되지만, 다른 실시예가 에칭 선택도에 따라 가능하다.
블록 206은 또한 비아 패턴이 트렌치의 개방 노출부를 형성하도록 비아 패턴을 사용하여 아래에 놓인 층(들)을 계속 에칭한다. 도 8의 예를 참조하면, 비아 패턴(502, 602)은 층(404), 하드 마스크(310) 및 하드 마스크(306) 내로 에칭된다. 비아 패턴(502, 602)은 트렌치 패턴(312) 위에 배치되고 접속된 개구를 제공한다. 도 38a 및 도 38c는 용이한 이해를 위한 평면도의 예시이다.
도 8에 도시되어 있는 바와 같이, 개구(602)에 의해 명시되는 비아 패턴은 접속을 위해(또는 랜딩을 위해) 타겟팅되는 트렌치에 대해 약간 오정렬된다. 이 오정렬 때문에, 비아 패턴은 원하지 않는 인접한 트렌치부 상에 영역(802)을 개방한다. 이 오정렬은 본 명세서에서 또한 미스랜딩(mislanding)이라 칭한다. 달리 말하면, 영역(802)은 오정렬된 또는 미스랜딩된(예를 들어, 원하는 금속 라인 상에 인터페이스하지 않음) 비아 패턴의 부분이다. 영역(802)은 트렌치 측벽과 패터닝층(404) 사이에 간극을 형성한다.
오정렬된/미스랜딩된 비아 패턴을 사용하여 비아 홀의 에칭을 계속하기 위해, 원하지 않는 금속 라인[영역(802)을 포함하는 트렌치 내에 형성된 금속 라인]에 접촉하는 비아 홀이 형성될 것이다. 이는 단락, 증가된 누설, Rc(회로 저항) 수율 손실과 같은 성능 문제점, 및/또는 다른 성능 문제점을 유도할 수 있다. 따라서, 다른 특징부들과 관련한 비아 패턴의 오정렬/미스랜딩을 위한 개선책을 제공하는 것이 요구된다.
그러나, 오정렬의 제어가 어려울 수도 있다. 예를 들어, 방법(200)에 사용될 소정의 리소그래피 프로세스는 지정된 양의 클리어런스 윈도우(clearance window)를 가질 수도 있다. 예를 들어, 193 nm 침지 리소그래피 프로세스에서, 클리어런스 윈도우는 대략 9.6 nm일 수도 있다. 도전성 라인들 사이, 예를 들어 트렌치(312) 사이의 간격이 클리어런스 윈도우의 2배 미만일 때, 오정렬된 또는 미스랜딩된 비아가 발생할 수도 있다. 이는 도 37을 참조하여 이하에 더 상세히 설명된다.
따라서, 방법(200)은 스페이서 재료층이 블록 206에 의해 형성된 비아 패턴 상에 형성되는 블록 208로 진행한다. 스페이서 재료의 두께는 비아 패턴의 오정렬에 의해 제공된 임의의 영역(또는 간극)을 충전하기에 충분하도록 결정될 수도 있다. 스페이서 재료층의 예시적인 두께는 대략 2 내지 대략 5 나노미터의 두께를 포함한다. 이하에 도 37을 참조하여 설명되는 바와 같이, 스페이서 재료층의 두께의 선택은 발생할 수도 있는 최대 오정렬의 거리를 2배의 두께가 충전할 수 있도록 이루어져야 한다.
스페이서 재료는 예를 들어, TiO, TiN 또는 충분한 에칭 선택도비를 갖는 다른 적합한 재료를 포함하는 조성을 가질 수도 있다. 실시예에서, 스페이서 재료층은 원자층 증착(ALD)에 의해 형성된다. 스페이서 재료층은 대략 섭씨 100 내지 대략 250도의 프로세스 온도를 사용하여 형성될 수도 있다. 프로세스 온도는 주위층[예를 들어, 하부층(404)]의 임의의 붕괴를 방지하고, 탈가스(outgassing)를 방지하도록, 그리고/또는 다른 프로세스 고려 사항으로 선택될 수도 있다. 프로세스 압력은 대략 0.1 내지 대략 10 torr일 수도 있다. 프로세스 압력은 주위층[예를 들어, 하부층(404)]의 임의의 붕괴를 방지하고, 탈가스를 방지하도록, 그리고/또는 다른 프로세스 고려 사항으로 선택될 수도 있다.
도 9의 예를 참조하면, 스페이서 재료층(902)은 기판(302) 상에 형성된다. 스페이서 재료층(902)은 컨포멀층일 수도 있다. 스페이서 재료층(902)은 오정렬에 의해 발생된 영역 또는 간극(802)을 충전하여 이에 의해 병합된 영역(904)을 형성한다. 병합된 영역(904)은 비아 패턴[개구(502, 602)]을 사용하여 비아 홀의 형성 중에 원하지 않는 에칭을 방지할 수도 있다. 스페이서 재료층(902)의 증착시에, 개구(502, 602)를 제공하는 이전의 패턴은 또한 재형성되어 개구(906, 908)를 각각 형성한다. 개구(906)는 개구(502)의 것으로부터 감소된 임계 치수(예를 들어, 폭)를 갖는다. 임계 치수의 감소는 스페이서 재료층(902)의 두께의 2배에 대략 동일하다. 개구(908)는 개구(602)의 것으로부터 감소된 임계 치수를 갖는다. 임계 치수의 감소는 스페이서 재료층(902의 두께의 2배에 대략 동일하다. 개구(908)는 더 이상 오정렬된 또는 미스랜딩된 부분(예를 들어, 802)을 제공하지 않는다는 것이 또한 재차 주목되어야 한다.
방법(200)은 이어서 스페이서 재료층이 에칭되는 블록 210으로 진행한다. 에칭은 이방성 에칭일 수도 있다. 실시예에서, 반응성 이온 에칭(reactive ion etch: RIE) 프로세스가 이용된다. RIE 프로세스는 할로겐 플라즈마를 포함할 수도 있고 그리고/또는 대략 섭씨 20 내지 대략 120도의 온도에서 수행될 수도 있다. 도 10의 예에 도시되어 있는 바와 같이, 스페이서 재료층(902)은 개구(906, 908) 내의 트렌치(312)의 하부로부터 제거되어 있다. 스페이서 재료층은 또한 층(404)의 노출면의 부분으로부터 제거되어 있다.
방법(200)은 이어서 비아 홀이 에칭된 스페이서 재료 및 비아 패턴을 마스킹 요소로서 사용하여 유전층 내에 에칭되는 블록 212로 진행한다. 비아 홀은 저-k 유전층과 같은 유전층 내에 에칭될 수도 있다. 전술된 바와 같이, 스페이서 재료는 에칭 선택도가 스페이서 재료(실질적으로 에칭되지 않음)와 유전 재료(예를 들어, 저-k 재료) 사이에 제공되도록 선택될 수도 있다. 실시예에서, 에칭 선택도는 대략 15 초과이다. 도 11의 예를 참조하면, 비아 홀(1102)이 유전층(304) 내에 에칭된다. 비아 홀(1102)은 마스킹 요소로서 스페이서 재료층(902)을 사용하여 에칭된다. 비아 홀(1102)은 블록 202를 참조하여 전술된 트렌치 패턴(312)에 접속되어 그로부터 하향으로 연장된다. 도 11에 도시되어 있는 바와 같이, 실시예에서, 스페이서 재료층(902)은 이전의 층에 형성된 비아 패턴, 예를 들어 하드 마스크(308/310) 내의 개구(502)에 의해 형성되는 것에 비교할 때, 비아 홀(1102)의 감소된 폭을 제공한다.
몇몇 실시예에서, 비아 홀을 형성하기 위한 타겟 유전층의 에칭 후에, 예를 들어 블록 204에서 전술된 패터닝층을 포함하는 하나 이상의 층이 제거된다. 도 12의 예를 참조하면, 하부층(404)은 기판(302)으로부터 제거된다. 실시예에서, 하부층(404)은 습식 스트립(wet strip), 애싱(ashing) 또는 다른 적합한 프로세스를 사용하여 제거된다.
방법(200)은 이어서 스페이서 재료가 기판으로부터 제거되는 블록 214로 진행한다. 스페이서 재료는 습식 에칭 프로세스에 의해 제거될 수도 있다. 예시적인 제거 프로세스는 과산화수소(H2O2) 에칭에 의한 제거를 포함한다. 제거 프로세스는 대략 100 내지 대략 2000 ppm의 H2O2를 포함할 수도 있다. 제거 프로세스는 예로서 대략 20 내지 대략 200초 동안 수행될 수도 있다. 제거 프로세스는 재차 예로서 대략 30 내지 대략 300 rpm의 속도로 기판을 스피닝하는 것을 포함할 수도 있다. 도 13의 예를 참조하면, 스페이서 재료층(902)은 기판(302)으로부터 제거되어 있다. 스페이서 재료(902)의 제거와 동시에, 하드 마스크층(310)은 또한 제거될 수도 있다. 몇몇 예에서, 스페이서 재료(902) 및 하드 마스크층(310)은 동일한 조성을 갖는 것이 주목된다.
방법(200)은 이어서 비아 홀 하부가 개방되는 블록 216으로 진행한다. 실시예에서, 비아 홀 하부는 이들에 한정되는 것은 아니지만, 기판 상에 배치된 게이트 적층체, 소스/드레인 영역, 캐패시터 플레이트, 금속 라인(예를 들어, 금속-1), 접촉 패드 등을 포함하는 아래에 놓인 특징부의 도전성 표면을 노출하도록 개방된다. 도 14의 예를 참조하면, 에칭 정지층(306)은 비아 홀(1102) 아래에 놓여 제거되어 있다.
방법(200)은 이어서 도전성 재료가 방법(200)에서 미리 형성된 트렌치 및/또는 비아 홀(들) 내에 형성되는 블록 218로 진행한다. 도전성 재료는 ALD, PVD, CVD, 도금(ECP), 및/또는 다른 적합한 프로세스와 같은 하나 이상의 증착 단계를 사용하여 형성될 수도 있다. 도전성 재료는 배리어층, 시드층, 라이너층 및/또는 다른 다층 구조체를 포함할 수도 있다. 예시적인 도전성 재료는 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 이들의 각각의 합금, 조합, 및/또는 다른 적합한 도전성 재료를 포함한다. 실시예에서, 비아 홀(1102) 및 트렌치(312)는 동일한 도전성 재료(들)로 동시에 충전된다. 도 15의 예를 참조하면, 도전성 배리어층(1502) 및 도전성 도금층(1504)이 비아 홀(1102) 및 트렌치(312) 내에서 기판(302) 상에 배치된다.
도전성 재료의 증착 후에, 화학 기계적 연마 장치에 의해 수행된 바와 같은 평탄화 프로세스가 수행될 수도 있다. 도 16은 디바이스(300)의 MLI 구조체의 비아(1602) 및 금속 라인(1604)을 도시하고 있는 평탄화 후의 디바이스의 예시이다. 비아(1602)는 Vx라 칭할 수도 있고, 반면에 금속 라인(1604)은 Mx +1이라 칭할 수도 있고, 여기서 x는 백엔드(back-end) 금속화 프로세스의 층이다.
따라서, 도 3 내지 도 16은 도 2의 방법(200)의 하나 이상의 단계에 따른 디바이스(300)의 예시적인 실시예를 제공하고 있다. 디바이스(300) 및 방법(200)은 기판 상에 비아 패턴을 형성한 후에 비아 패턴의 오정렬을 위한 버젯팅(budgeting)을 제공하는 도 1의 방법의 실시예의 예시이다. 달리 말하면, 스페이서 재료는 비아 패턴을 형성한 후에 트렌치의 측벽 사에 배치되고, 따라서, 스페이서 재료는 비아 패턴에 의해 보호되지 않은 트렌치의 영역에 배치될 수도 있다. 전술된 바와 같이, 방법(200)의 실시예는 도전성 트레이스의 트렌치와 비아 홀의 자기 정렬을 제공한다. 방법(200)의 실시예는 또한 이 자기 정렬 프로세스 중에 스페이서 재료의 두께의 2배의 거리까지 비아 패턴의 오정렬을 고려하는 것을 제공한다. 방법(200)의 실시예는 또한 비아 홀의 더 작은 CD(예를 들어, 폭)를 제공하는 역할을 할 수도 있다. 방법(200)의 실시예의 다른 장점은 스페이서 재료(902) 및 하드 마스크층(310)의 제거에 의해 도시되어 있는 바와 같이 스페이서 재료 및 하드 마스크층(예를 들어, 금속 하드 마스크)의 동시 제거이다(도 12 내지 도 13 참조).
도 17 내지 도 26은 디바이스(1700)를 사용하여 예시된 도 2의 방법(200)의 다른 예시적인 실시예를 제공한다. 디바이스(1700)의 다수의 양태는 도 3 내지 도 16을 참조하여 전술된 것들과 유사하고, 이하의 설명에서 언급되는 차이들을 갖는다. 방법(100)의 실시예인 방법(200)은 디바이스(1700) 및 도 17 내지 도 26의 실시예를 예시하도록 재차 설명된다.
따라서, 이제 도 2 및 도 17 내지 도 26을 참조하면, 반도체 디바이스를 위한 상호 접속 구조체를 제조하는 방법(200)이 도시되어 있다. 상호 접속 구조체(예를 들어, MLI)는 도전성 라인(들) 및 비아(들)를 포함한다.
전술된 바와 같이, 블록 202에서, 트렌치 패턴을 갖는 기판이 제공된다. 도 17의 예를 참조하면, 기판(302)은 그 위에 배치된 트렌치 패턴(312)을 갖고 제공된다. 기판(302), 트렌치 패턴(312), 에칭 정지층(306), 유전층(304), 하드 마스크층(308), 및 하드 마스크층(312)은 도 2 및 도 3을 참조하여 전술된 바와 실질적으로 유사하다.
재차 전술된 바와 같이, 방법(200)은 이어서 패터닝 재료(들)가 기판 상에 형성되는 블록 204로 진행한다. 도 17의 예를 참조하면, 복수의 패터닝 재료(402)가 기판(302) 상에 형성된다. 패터닝 재료(402)의 적층체는 단지 예시일 뿐이고, 구체적으로 청구된 것을 넘어 한정하도록 의도된 것은 아니다. 패터닝 재료(402)는 제1 하부층(404), 하드 마스크층(406), 하드 마스크층(408), 제2 하부층(410), 중간층(412), 및 감광층(414)을 포함한다. 층(404, 406, 408, 410, 412, 414)의 하나 이상은 도 2 및 도 4를 참조하여 전술된 바와 실질적으로 유사할 수도 있다.
방법(200)은 이어서 비아 패턴이 형성되는 블록 206으로 진행한다. 비아 패턴은 전술된 패터닝 재료(들)를 사용하여 형성될 수도 있다. 비아 패턴은 블록 202에서 전술된 트렌치 패턴에 의해 형성된 도전성 상호 접속층 아래에 놓여 형성될 비아의 층/레벨과 연계될 수도 있다. 실시예에서, 비아 패턴은 예를 들어 게이트 구조체, 소스 특징부, 드레인 특징부, 캐패시터 등으로의 상호 접속부를 제공하는 접촉 패턴을 형성한다. 실시예에서, 비아 패턴은 다층 상호 접속(MLI) 구조체의 층들 사이에 상호 접속부를 제공하는 비아 패턴을 형성한다. 비아 패턴은 다수의 단계에서 형성될 수도 있다[예를 들어, 감광성 재료(들)의 다수의 노광에 의해]. 다수의 단계(포토/에칭)는 접촉 특징부들 사이의 감소된 간격(예를 들어, 피치)을 제공할 수도 있다.
도 18의 예를 참조하면, 비아 패턴(502)의 제1 부분은 하드 마스크층(408)에 형성되고 이후에 비아 패턴의 제2 부분이 하드 마스크층(408)에 형성된다[도 18에 도시되어 있는 층(410, 412) 내의 개구(602)]. 비아 패턴은 이어서 하나 이상의 아래에 놓인 층들 내에 형성된다. 도 19의 예를 참조하면, 개구(502, 602)에 의해 형성된 패턴은 하부층(404) 및/또는 에칭 정지층(406)에 전사된다. 비아 패턴은 트렌치(312) 상에 배치되는 개구(502, 602)를 제공한다. 도 9를 참조하여 전술된 바와 같이, 도 19는 또한 개구(602) 내에 예시되어 있는 오정렬된 또는 미스랜딩된 비아 패턴의 예시라는 것이 주목된다. 이 오정렬은 트렌치 패턴(312)의 다른 트렌치 특징부 위에 놓이는 개구(602)의 영역(1902)에 의해 예시되어 있다. 이 오정렬은 도 9 및 블록 206을 참조하여 전술되고 이하에 도 20을 참조하여 설명되는 바와 같은 처리 및 디바이스 성능 문제점을 제공할 수 있다.
블록 206은 층(404)에 의해 예시되어 있는 하부층을 계속 에칭하여, 하부층(404)이 비아 패턴에 의해 형성된 영역으로부터 제거되게 된다. 도 20은 에칭되어 있는 하부층(404)의 예시이다. 오정렬된 비아 패턴에 기인하여, 영역 또는 간극(2002)이 형성되고, 여기서 하부층(404)은 타겟된 비아 홀에 인접한 트렌치(312)로부터 바람직하지 않게 제거된다는 것이 주목된다.
방법(200)은 이어서 스페이서 재료가 블록 206에 의해 형성된 비아 패턴 상에 형성되는 블록 208로 진행한다. 스페이서 재료의 두께는 이것이 비아 패턴 내의 오정렬로부터 발생하는 임의의 마스킹되지 않은 영역 또는 간극을 충전하기에 충분하도록 결정될 수도 있다. 스페이서 재료는 예를 들어 비정질 탄소(a-탄소)를 포함하는 조성을 가질 수도 있다. 실시예에서, 스페이서 재료층은 원자층 증착(ALD)에 의해 형성된다. 스페이서 재료층의 예시적인 두께는 대략 2 내지 대략 5 나노미터의 것들을 포함한다. 이하에 도 37을 참조하여 설명되는 바와 같이, 스페이서 재료층의 두께의 선택은 발생할 수도 있는 오정렬의 최대 거리를 2배의 두께가 충전할 수 있도록 이루어져야 한다.
스페이서 재료층, 예를 들어 a-탄소는 대략 섭씨 50 내지 대략 200도의 프로세스 온도를 사용하여 형성될 수도 있다. 프로세스 온도는 주위층[예를 들어, 하부층(404)]의 임의의 붕괴를 방지하고, 탈가스를 방지하도록, 그리고/또는 다른 프로세스 고려 사항으로 선택될 수도 있다. 프로세스 압력(예를 들어, a-탄소를 증착하기 위한)은 대략 0.1 내지 대략 5 torr일 수도 있다. 프로세스 압력은 주위층[예를 들어, 하부층(404)]의 임의의 붕괴를 방지하고, 탈가스를 방지하도록, 그리고/또는 다른 프로세스 고려 사항으로 선택될 수도 있다. a-탄소층을 형성하기 위한 가스 유동은 대략 100 내지 대략 1000 sccm의 유량에서 제공된 C2H4, Ar, 및/또는 Ne를 포함할 수도 있다.
도 21의 예를 참조하면, 스페이서 재료층(2102)이 기판(302) 상에 형성된다. 스페이서 재료층(2102)은 컨포멀층일 수도 있다. 스페이서 재료층(2102)은 a-탄소일 수도 있다. 스페이서 재료층(2102)은 오정렬에 의해 발생된 간극(2002)을 충전하여, 이에 의해 병합된 영역(2104)을 형성한다.
방법(200)은 이어서 스페이서 재료층이 에칭되는 블록 210으로 진행한다. 에칭은 이방성 에칭일 수도 있다. 실시예에서, 플라즈마 에칭이 제공된다. 플라즈마 프로세스는 탄소 플루오라이드에 의해 생성된 플라즈마를 포함할 수도 있다. 플라즈마 프로세스는 대략 섭씨 20 내지 대략 120도의 온도에서 제공될 수도 있다. 도 22의 예에 도시되어 있는 바와 같이, 에칭은 개구(502, 602) 내의 트렌치(312)로부터 제거되지만 간극(2002)의 적어도 일부를 충전하여 잔류하도록 스페이서 재료층(2102)을 에칭하는 것을 포함한다. 영역(2104)의 스페이서 재료층(2102)은 유전층(304)의 표면 위로 연장하는 높이를 갖는다. 실시예에서, 스페이서 재료층(2102)의 영역(2104)은 대략 300 옹스트롬 초과의 높이를 갖는다.
방법(200)은 이어서 비아 홀이 마스킹 요소로서 에칭된 스페이서 재료 및 비아 패턴을 사용하여 유전층 내에 에칭되는 블록 212로 진행한다. 비아 홀은 저-k 유전층과 같은 유전층 내에 에칭될 수도 있다. 도 23의 예를 참조하면, 비아 홀(2302)이 유전층(304) 내에서 에칭된다. 에칭 중에, 영역(2104) 내의 스페이서 재료층은 유전층(304)을 에칭으로부터 보호한다. 비아 홀(2302)은 블록 202를 참조하여 전술된 트렌치 패턴(312)에 접속되고 그로부터 하향으로 연장된다. 달리 말하면, 비아 홀(2302)은 Vx와 연계될 수도 있고, 반면에 트렌치(312)는 Mx+1과 연계되고, 여기서 x는 라인 금속화 프로세스의 백엔드의 층수이다.
몇몇 실시예에서, 비아 홀을 형성하기 위한 타겟 유전층의 에칭 후에, 예를 들어 블록 204에서 전술된 패터닝층을 포함하여, 하나 이상의 층이 기판으로부터 제거된다. 도 24의 예를 참조하면, 하부층(404)은 기판(302)으로부터 제거된다. 실시예에서, 하부층(404)은 습식 스트립, 애싱 또는 다른 적합한 프로세스를 사용하여 제거된다.
방법(200)은 이어서 스페이서 재료가 기판으로부터 제거되는 블록 214로 진행한다. 스페이서 재료는 도 24에 도시되어 있는 바와 같이, 하부층(404)과 동시에 제거될 수도 있다. 대안적으로, 스페이서 재료층은 개별 단계에서 제거될 수도 있다. 개별적으로 또는 동시에, 하드 마스크층(310)(예를 들어, TiO/TiN)이 또한 도 25에 도시되어 있는 바와 같이 제거될 수도 있다.
방법(200)은 이어서 비아 홀 하부가 개방되어 있는 블록 216으로 진행한다. 실시예에서, 비아 홀 하부는 이들에 한정되는 것은 아니지만, 게이트 적층체, 소스/드레인 영역, 캐패시터 플레이트, 금속 라인(예를 들어, 금속-1), 접촉 패드, 또는 기판 상에 또는 위에 배치된 다른 특징부들을 포함하는 아래에 놓인 특징부의 도전성 표면을 노출하도록 개방된다. 도 26의 예를 참조하면, 에칭 정지층(306)은 아래에 놓인 비아 홀(2302)이 제거되어 있다.
방법(200)은 이어서 도전성 재료가 방법(200)에서 미리 형성된 트렌치 및/또는 비아 홀(들) 내에 형성되는 블록 218로 진행한다. 이는 도 2, 도 15 및 도 16을 참조하여 전술된 바와 실질적으로 유사하다. 따라서, 비아 홀(2302) 및 트렌치(312)는 다층 상호 접속 구조체의 비아 및 도전성 라인을 제공한다.
따라서, 도 17 내지 도 26은 도 2의 방법(200)의 하나 이상의 단계에 따른 디바이스(1700)의 예시적인 실시예를 제공하고 있다. 디바이스(1700) 및 방법(200)은 기판 상에 비아 패턴을 형성한 후에 비아 패턴의 오정렬을 위한 버젯(budget)을 제공하는 도 1의 방법의 실시예의 예시이다. 달리 말하면, 스페이서 재료는 비아 패턴의 형성 후에 트렌치의 측벽 상에 배치되고, 따라서 스페이서 재료는 비아 패턴에 의해 보호되지 않은 트렌치의 영역 내에 제공될 수도 있다. 방법(200) 및 디바이스(1700)의 실시예는 도전성 트레이스의 트렌치와 비아 홀의 자기 정렬을 제공한다. 방법(200) 및 디바이스(1700)의 실시예는 또한 자기 정렬 프로세스 중에 스페이서 재료의 두께의 2배의 거리까지 비아 패턴의 오정렬을 고려하는 것을 제공한다. 방법(200) 및 디바이스(1700)의 실시예는 또한 비아 패턴에 의해 형성된 바와 같은 비아 홀의 CD(예를 들어, 폭) 및 트렌치와의 자기 정렬을 제공하는 역할을 한다.
이제, 도 27을 참조하면, 반도체 디바이스를 위한 상호 접속 구조체를 제조하는 방법(2700)이 도시되어 있다. 방법(2700)은 도 1을 참조하여 전술된 방법(100)의 다른 예시적인 실시예일 수도 있다. 도 28 내지 도 36은 방법(2700)의 하나 이상의 단계에 따른 반도체 디바이스(2800)의 예시적인 실시예이다.
방법(2700)은 트렌치의 패턴을 갖는 기판이 제공되는 블록 2702에서 시작한다. 블록 2702는 도 1을 참조하여 전술된 방법(100)의 블록(102) 및/또는 도 2, 도 3 및 도 17을 참조하여 전술된 방법(200)의 블록(202)과 실질적으로 유사할 수도 있다. 기판(302)은 도 3 및 도 17을 참조하여 전술된 바와 실질적으로 유사할 수도 있다. 디바이스(2800)는 유전층(304)(예를 들어, 저-k 유전체), 에칭 정지층(306), 제1 하드 마스크층(308), 및 제2 하드 마스크층(310)을 더 포함하고, 이들은 또한 도 2, 도 3 및 도 17을 참조하여 전술된 바와 실질적으로 유사하다.
이전의 실시예들에서 설명된 바와 같이, 트렌치(312)는 유전층(304) 내의 디바이스(2800)를 위한 상호 접속 구조체의 금속층 또는 라인과 같은 도전성 특징부의 라우팅을 위한 패턴을 형성하는 것을 제공할 수도 있다. 예를 들어, 트렌치(312)는 금속-1, 금속-2 등과 같은 금속층의 라우팅을 형성할 수도 있다. 트렌치(312)는 상기 블록 102 및/또는 블록 202를 참조하여 전술된 바와 실질적으로 유사할 수도 있다.
방법(2700)은 이어서 스페이서 재료가 트렌치 패턴 상에 형성되는 블록 2704로 진행한다. 스페이서 재료의 두께는 이후에 형성될 비아 패턴 내의 임의의 오정렬 영역을 충전하는 데 충분하도록 결정될 수도 있다. 스페이서 재료층의 예시적인 두께는 대략 4 및 대략 6 나노미터의 두께를 포함한다. 그러나, 스페이서 재료층의 두께의 선택은 발생할 수도 있는 최대 오정렬 거리를 이러한 그 두께가 충전하도록 이루어질 수도 있다.
스페이서 재료는 예를 들어, TiO, TiN 또는 충분한 에칭 선택도비(예를 들어, 비아 홀이 그 내에 형성될 유전층을 참조하여)를 갖는 다른 적합한 재료를 포함하는 조성을 가질 수도 있다. 실시예에서, 스페이서 재료층은 원자층 증착(ALD)에 의해 형성된다. 스페이서 재료층은 대략 섭씨 100 내지 대략 섭씨 250도의 프로세스 온도를 사용하여 형성될 수도 있다. 프로세스 온도는 주위층[예를 들어, 하부층(404)]의 임의의 붕괴를 방지하고, 탈가스를 방지하도록, 그리고/또는 다른 프로세스 고려 사항으로 선택될 수도 있다. 프로세스 압력은 대략 0.1 내지 대략 10 torr일 수도 있다. 프로세스 압력은 주위층[예를 들어, 하부층(404)]의 임의의 붕괴를 방지하고, 탈가스를 방지하도록, 그리고/또는 다른 프로세스 고려 사항으로 선택될 수도 있다.
도 29의 예를 참조하면, 스페이서 재료층(2902)이 기판(302) 상에 형성된다. 스페이서 재료층(2902)은 컨포멀층일 수도 있다.
방법(2700)은 이어서 비아 패턴이 형성되는 블록 2706으로 진행한다. 비아 패턴은 감광성 재료, 반사 방지 코팅, 하드 마스크층, 3층 레지스트, 및/또는 다른 적합한 층을 포함하는, 다양한 패터닝 재료(들)를 사용하여 형성될 수도 있다. 비아 패턴은 블록 2702에서 전술된 트렌치 패턴에 의해 형성된 도전성 상호 접속층 아래에 놓여 형성될 비아의 층/레벨과 연계될 수도 있다. 실시예에서, 비아 패턴은 예를 들어, 게이트 구조체, 소스 특징부, 드레인 특징부, 캐패시터 등으로의 상호 접속부를 제공하는 접촉 패턴을 형성한다. 실시예에서, 비아 패턴은 다층 상호 접속(MLI) 구조체의 층들 사이의 상호 접속부를 형성한다. 비아 패턴은 다수의 단계[예를 들어, 감광성 재료(들)의 다수의 노광에 의해]에서 형성될 수도 있다. 다수의 단계(포토/에칭)는 접촉 특징부들 사이에 감소된 간격(예를 들어, 피치)을 제공할 수도 있다. 다중-단계 리소그래피/에칭 시퀀스가 도 30 및 도 31에 도시되어 있고, 이들 도면은 개구(3002)를 제공하는 형성된 제1 비아 패턴부 및 개구(3102)를 제공하는 형성된 제2 비아 패턴부를 도시하고 있다. 도 30 및 도 31은 전술된 바와 실질적으로 유사할 수도 있는 층(404) 내의 패터닝을 도시하고 있다. 다른 패터닝층은 또한 도 4 내지 도 7, 도 17 내지 도 19를 참조하여 설명된 바와 같이 유사하게 사용될 수도 있다.
비아 패턴 개구(3002, 3102)를 생성할 때에, 스페이서 재료층(2902)은 개구(3002, 3102) 내에 트렌치(312)의 하부로부터 제거된다(도 30 및 도 31 참조).
도 31에 도시되어 있는 바와 같이, 오정렬된 비아 패턴(3102)은 영역(3104)에 의해 예시되어 있는 바와 같이 간격(예를 들어, 트렌치 사이의 유전 재료) 위로 연장된다. 그러나, 스페이서 재료(2902)에 기인하여, 개구(3102)는 임의의 인접한 트렌치 내로 연장하지 않는다.
비아 패턴을 형성하고 스페이서층(2902)을 패터닝한 후에, 하부층(404)은 기판으로부터 제거된다. 도 32의 예를 참조하면, 하부층(404)은 기판(302)으로부터 제거된다. 실시예에서, 하부층(404)은 습식 스트립, 애싱 또는 다른 적합한 프로세스를 사용하여 제거된다.
방법(2700)은 이어서 비아 홀이 마스킹 요소로서 잔류 스페이서 재료를 사용하는 유전층 내에 에칭되는 블록 2708로 진행한다. 비아 홀은 저-k 유전층과 같은 유전층 내에 에칭될 수도 있다. 스페이서 재료는 에칭 선택도가 스페이서 재료(실질적으로 에칭되지 않음)와 유전 재료(예를 들어, 저-k 재료) 사이에 제공되도록 선택될 수도 있다. 실시예에서, 에칭 선택도는 대략 15 초과이다. 도 33의 예를 참조하면, 비아 홀(3302)은 유전층(304) 내에 에칭된다. 비아 홀(3302)은 마스킹 요소(예를 들어, 비아 홀의 폭 및 위치를 규정함)로서 스페이서 재료층(2902)을 사용하여 에칭된다. 비아 홀(3302)은 블록 2702를 참조하여 전술된 트렌치 패턴(312)에 접속되어 그로부터 하향으로 연장된다. 달리 말하면, 비아 홀(3302)은 Vx를 제공하고, 반면에 트렌치(312)는 Mx +1을 제공하고, 여기서 x는 상호 접속부의 레벨이다. 도 33에 도시되어 있는 바와 같이, 실시예에서, 스페이서 재료층(2902)은, 예를 들어 도 30, 도 31에 도시되어 있는 바와 같이, 이전의 패터닝층 내에 형성된 비아 패턴에 비교할 때, 비아 홀(3302)의 감소된 폭을 제공한다.
방법(2700)은 이어서 스페이서 재료가 기판으로부터 제거되는 블록 2710으로 진행한다. 스페이서 재료는 습식 에칭 프로세스에 의해 제거될 수도 있다. 예시적인 제거 프로세스는 과산화수소(H2O2) 에칭에 의한 제거를 포함한다. 제거 프로세스는 대략 100 내지 대략 2000 ppm의 H2O2를 포함할 수도 있다. 제거 프로세스는 예로서 대략 20 내지 대략 200초 동안 수행될 수도 있다. 제거 프로세스는 예로서 대략 30 내지 대략 300 rpm의 속도에서 기판을 스피닝하는 것을 포함할 수도 있다. 실시예에서, 하드 마스크층은 스페이서 재료와 동시에 기판으로부터 제거될 수도 있다. 도 34의 예를 참조하면, 스페이서 재료층(2902)은 기판(302)으로부터 제거되어 있다. 하드 마스크층(310)은 또한 스페이서 재료층(2902)을 제거하는 프로세스에 의해 제거된다.
방법(2700)은 이어서 비아 홀 하부가 개방되는 블록 2712로 진행한다. 실시예에서, 비아 홀 하부는 이들에 한정되는 것은 아니지만, 게이트 적층체, 소스/드레인 영역, 캐패시터 플레이트, 금속 라인(예를 들어, 금속-1), 접촉 패드, 또는 기판 상에 배치된 다른 특징부를 포함하는 아래에 놓인 특징부의 도전성 표면을 노출하도록 개방된다. 도 35의 예를 참조하면, 에칭 정지층(306)은 아래에 놓인 비아 홀(3302)을 제거되어 있다.
방법(200)은 이어서 도전성 재료가 방법(2700)에서 미리 형성된 트렌치 및/또는 비아 홀(들) 내에 형성되는 블록 2714로 진행한다. 도전성 재료는 ALD, PVD, 도금(ECP), 및/또는 다른 적합한 프로세스와 같은 하나 이상의 증착 단계를 사용하여 형성될 수도 있다. 도전성 재료는 배리어층, 시드층, 라이너층, 및/또는 다른 다층 구조체를 포함할 수도 있다. 예시적인 도전성 재료는 알루미늄(Al), 구리(Cu), 텅스텐(W), 이들의 각각의 합금, 조합, 및/또는 다른 적합한 도전성 재료를 포함한다. 실시예에서, 비아 홀(3302) 및 트렌치(312)는 동일한 도전성 재료(들)로 동시에 충전된다. 도 36의 예를 참조하면, 도전성 배리어층(1502) 및 도전성 도금층(1504)은 비아 홀(3302) 및 트렌치(312) 내에서 기판(302) 상에 배치된다. 도전층의 형성 중에, 층들을 평탄화하기 위한 화학 기계적 연마가 수행될 수도 있다. 도 36은 평탄화 후에 디바이스의 예시이다.
따라서, 도 28 내지 도 36은 도 27의 방법(2700)의 하나 이상의 단계에 따른 디바이스(2800)의 예시적인 실시예를 제공하고 있다. 디바이스(2800) 및 방법(2700)은 기판 상에 비아 패턴을 미리 형성하는 비아 패턴의 오정렬에 대한 버젯을 제공하는 도 1의 방법(100)의 실시예의 예시이다. 달리 말하면, 스페이서 재료는 비아 패턴을 형성하기 전에 트렌치의 측벽 상에 배치된다. 그러나, 도 2의 방법(200)의 실시예와 같이, 방법(2700)은 도전성 라인 또는 트레이스의 트렌치와 비아 홀의 자기 정렬을 제공한다. 방법(2700)의 실시예는 또한 이 자기 정렬 프로세스 중에 스페이서 재료의 두께의 거리까지 비아 패턴의 오정렬을 고려하는 것을 제공한다. 방법(2700)의 실시예는 또한 전술된 바와 같이 비아 홀의 더 작은 CD(예를 들어, 폭)를 제공하는 역할을 한다. 실시예에서, CD는 스페이서층의 두께의 2배만큼 비아 패턴보다 작다. 방법(2700)의 실시예의 다른 장점은 스페이서 재료(2902) 및 하드 마스크층(310)의 제거에 의해 예시되어 있는 바와 같이 스페이서 재료 및 하드 마스크층(예를 들어, 금속 하드 마스크)의 동시 제거이다(도 33 내지 도 34 참조).
이제, 도 37을 참조하면, 방법(200, 2700) 각각의 블록 208 및/또는 2704를 참조하여 전술된 스페이서 재료층과 같은 스페이서 재료층의 원하는 두께를 결정하는 방법(3700)이 도시되어 있다. 방법(3700)은 비아 배치를 위한 클리어런스 윈도우가 결정되는 블록 3702에서 시작한다. 클리어런스 윈도우는 프로세스 임계 치수 균일성(critical dimension uniformity: CDU) 뿐만 아니라 프로세스를 위한 오버레이 버젯을 고려하는 거리값(예를 들어, 나노미터)일 수도 있다. 예를 들어, 실시예에서, 클리어런스 윈도우는 193-i 리소그래피 프로세스에 대해 대략 9.6 nm이다.
방법(3700)은 이어서 간격 및 트렌치의 피치가 결정되는 블록 3704로 진행한다. 도 38a, 도 38b, 도 38c, 도 38d에 도시되어 있는 바와 같이, 공간(트렌치를 위한 형성된 개구에 개재하는 재료)은 폭(S)을 갖고, 트렌치(형성될 금속 상호 접속 라인을 형성함)는 폭(W)을 갖는다. 실시예에서, 공간 및 트렌치의 피치는 30 nm(1/2 S + W + 1/2 S)이다.
방법(3700)은 이어서 미스랜딩된 또는 오정렬된 비아를 위한 최대 변위 거리가 결정되는 블록 3706으로 진행한다. 최대 변위 거리는 (트렌치 CD(W) + 2 * 클리어런스 윈도우) - 피치에 동일할 수도 있다. 예로서, S가 15 nm이고, W가 15 nm이고, 클리어런스 윈도우가 9.6 nm이면, 최대 오정렬 거리 = 15 + 2 * 9.6 - 30 또는 4.2 nm이다.
방법(3700)은 이어서 원하는 스페이서 재료 두께가 결정되는 블록 3708로 진행한다. 비아 패턴이 형성된 후에 스페이서 재료가 증착되는 방법(200)의 실시예에서 스페이서 재료의 두께는 최대 오정렬 거리의 대략 1/2에 동일할 수도 있다. 비아 패턴이 형성되기 전에 스페이서 재료가 증착되는 방법(2700)의 실시예에서, 스페이서 재료의 두께는 최대 오정렬 거리에 실질적으로 동일할 수도 있다.
오정렬 또는 미스랜딩의 거리는 오정렬의 거리인 폭(D)을 갖는 영역(3802)으로서 도 38d에 도시되어 있다. 영역(3802)은 도 8의 영역(802) 및/또는 도 20의 영역(2002)에 실질적으로 유사할 수도 있다. 대조적으로, 비아 패턴 개구(502) 및 트렌치(312)의 정렬을 도시하는 도 38b를 참조하라.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징들을 개략 설명하였다. 당 기술 분야의 숙련자들은 이들이 동일한 목적을 수행하고 그리고/또는 본 명세서에 소개된 실시예들의 동일한 장점을 성취하기 위해 다른 프로세스 및 구조체를 설계하거나 수정하기 위한 기초로서 본 발명을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자들은 또한 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않고, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환 및 변형을 행할 수도 있다는 것을 또한 이해해야 한다.

Claims (21)

  1. 기판 위에 형성된 유전층 내에 배치된 복수의 트렌치를 갖는 기판을 제공하는 단계;
    상기 복수의 트렌치를 갖는 기판 위에, 상기 복수의 트렌치 각각을 채우는 일 층(layer)을 형성하는 단계;
    상기 복수의 트렌치를 갖는 기판 위에 배치된 상기 일 층 내에 비아 패턴을 규정(define)하는 단계로서, 상기 비아 패턴은 상기 복수의 트렌치 중 제1 트렌치의 측벽을 노출시키는, 상기 일 층 내에 있는 적어도 하나의 개구를 포함하는 것인, 상기 비아 패턴을 규정하는 단계;
    상기 비아 패턴을 규정하는 단계 이후에, 상기 복수의 트렌치 중 상기 제1 트렌치의 측벽 상에 스페이서 재료층을 형성하는 단계; 및
    상기 비아 패턴과 상기 스페이서 재료층을 갖는 상기 일 층을 마스킹 요소로서 사용하여 상기 유전층 내의 비아 홀을 에칭하는 단계
    를 포함하는 반도체 제조 방법.
  2. 제1항에 있어서,
    상기 에칭된 비아 홀 및 상기 복수의 트렌치를 도전성 재료로 충전하는 단계를 더 포함하는 반도체 제조 방법.
  3. 제1항에 있어서, 상기 비아 홀을 에칭하는 단계는, 상기 복수의 트렌치 중 상기 제1 트렌치에 접속되어 상기 제1 트렌치 아래에 놓인 비아 홀을 생성하는 단계를 포함하는 것인 반도체 제조 방법.
  4. 제1항에 있어서, 상기 적어도 하나의 개구를 포함하는 비아 패턴을 규정하는 단계는,
    제1 리소그래피 프로세스 후에 제1 에칭 프로세스를 사용하여 상기 비아 패턴의 복수의 개구 중 제1 개구를 형성하는 단계; 및
    그 후에, 제2 리소그래피 프로세스 후에 제2 에칭 프로세스를 사용하여 상기 비아 패턴의 복수의 개구 중 제2 개구를 형성하는 단계를 포함하는 것인 반도체 제조 방법.
  5. 제1항에 있어서, 상기 복수의 트렌치 중 상기 제1 트렌치의 측벽 상에 스페이서 재료층을 형성하는 단계는, 상기 기판 위에 스페이서 재료의 컨포멀층을 형성하는 단계 및 상기 복수의 트렌치 중 적어도 하나의 다른 트렌치의 하부면으로부터 상기 컨포멀층을 제거하도록 상기 컨포멀층을 에칭하는 단계를 포함하는 것인 반도체 제조 방법.
  6. 기판 위에 형성된 유전층을 갖는 기판을 제공하는 단계;
    상기 유전층 내에 복수의 트렌치를 형성하는 단계;
    상기 기판 위에 패터닝층을 형성하는 단계;
    상기 복수의 트렌치 내부에, 그리고 상기 복수의 트렌치 위에 배치된 상기 패터닝층 내에 비아 패턴을 규정하는 단계;
    상기 비아 패턴을 규정하는 단계 이후에, 상기 비아 패턴에서의 개구 아래에 놓인 복수의 트렌치의 영역에 스페이서 재료층을 형성하는 단계;
    상기 패터닝층과 상기 스페이서 재료층을 마스킹 요소로서 사용하여 상기 유전층 내의 비아 홀을 에칭하는 단계;
    상기 비아 홀을 에칭하는 단계 이후에, 상기 복수의 트렌치 내부로부터 상기 패터닝층을 제거하는 단계; 및
    상기 패터닝층을 제거하는 단계 이후에, 상기 비아 홀 및 상기 복수의 트렌치를 도전성 재료로 충전하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  7. 제6항에 있어서, 상기 스페이서 재료층은 상기 복수의 트렌치 중 적어도 하나의 트렌치 내의 상기 유전층의 측벽과 상기 패터닝층의 측벽 사이에 규정되는 간극을 충전하는 것인 반도체 디바이스 제조 방법.
  8. 제6항에 있어서, 상기 비아 패턴을 규정하는 단계는, 오정렬된 비아를 규정하는 상기 패터닝층 내의 제1 개구를 형성하는 단계를 포함하는 것인 반도체 디바이스 제조 방법.
  9. 제6항에 있어서, 상기 복수의 트렌치 위에 배치된 패터닝층 내에 비아 패턴을 규정하는 단계는,
    상기 패터닝층 상에 배치된 제1 하드 마스크층 내에 비아 패턴을 형성하는 단계;
    그 후에 상기 패터닝층 상에 배치되고 상기 제1 하드 마스크층 아래에 놓인 제2 하드 마스크층 내에 비아 패턴을 형성하는 단계; 및
    상기 패터닝층 내에 상기 비아 패턴을 형성하도록 상기 제1 및 제2 하드 마스크층 중 적어도 하나를 마스킹 요소로서 사용하는 단계를 포함하는 것인 반도체 디바이스 제조 방법.
  10. 기판 위에 배치된 유전층 내에 형성된 복수의 트렌치를 갖는 기판을 제공하는 단계로서, 상기 트렌치는 반도체 디바이스의 상호 접속층을 위한 라우팅을 제공하는 것인 상기 기판을 제공하는 단계;
    상기 기판 위에, 그리고 상기 복수의 트렌치 내에 패터닝층을 형성하는 단계;
    상기 패터닝층 내에 복수의 개구를 제공하는 단계로서, 상기 복수의 개구 중 제1 개구는 상기 복수의 트렌치 중 제1 트렌치의 일 부분 - 상기 일 부분은 상기 제1 트렌치의 측벽과 상기 패터닝층의 측벽에 의해 규정되는 것임 - 을 노출시키는 것인, 상기 패터닝층 내에 복수의 개구를 제공하는 단계;
    상기 복수의 트렌치 중 상기 제1 트렌치의 상기 일 부분의 측벽 상과, 상기 복수의 트렌치 중 제2 트렌치의 측벽 상을 포함하여 상기 기판 위에 스페이서 재료의 컨포멀층을 형성하는 단계;
    상기 복수의 트렌치 중 상기 제2 트렌치의 하부면의 영역이 노출되도록 스페이서 재료층을 에칭하는 단계;
    상기 제2 트렌치의 하부면의 영역으로부터 상기 유전층 내로 연장되는 비아 홀을 에칭하는 단계로서, 상기 비아 홀의 치수는 상기 스페이서 재료층의 두께에 의해 규정되는 것인, 상기 비아 홀을 에칭하는 단계
    를 포함하는 반도체 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018236355A1 (en) * 2017-06-20 2018-12-27 Intel Corporation PASSIVANT-BASED SILICURE-BASED APPROACHES FOR MANUFACTURING CONDUCTIVE INTERCONNECT HOLES AND STRUCTURES THUS OBTAINED
KR20190002269A (ko) * 2017-06-29 2019-01-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 고 종횡비 갭 충전
WO2019027672A1 (en) * 2017-08-04 2019-02-07 Lam Research Corporation INTEGRATED ATOMIC LAYER PASSIVATION IN TCP ETCHING CHAMBER AND ALP IN SITU ETCHING METHOD

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032674B2 (en) * 2015-12-07 2018-07-24 International Business Machines Corporation Middle of the line subtractive self-aligned contacts
US10546772B2 (en) * 2016-03-30 2020-01-28 Intel Corporation Self-aligned via below subtractively patterned interconnect
US10276491B2 (en) 2016-08-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and methods thereof
US11232980B2 (en) 2016-12-23 2022-01-25 Intel Corporation Bottom-up fill dielectric materials for semiconductor structure fabrication and their methods of fabrication
WO2018125097A1 (en) 2016-12-28 2018-07-05 Xu Yi Elyn Embedded component and methods of making the same
US10332787B2 (en) * 2017-06-27 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Formation method of interconnection structure of semiconductor device
WO2019066978A1 (en) * 2017-09-30 2019-04-04 Intel Corporation CONDUCTIVE INTERCONNECTION HOLE AND METAL LINE END FABRICATION AND RESULTING STRUCTURES
EP3704737A4 (en) * 2017-11-03 2021-07-07 INTEL Corporation TECHNIQUES FOR FORMING INTERCONNECTION HOLES AND OTHER INTERCONNECTIONS FOR INTEGRATED CIRCUIT STRUCTURES
US10636697B2 (en) 2017-11-30 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Contact formation method and related structure
DE102018102685A1 (de) 2017-11-30 2019-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Kontaktbildungsverfahren und zugehörige Struktur
WO2019113482A1 (en) * 2017-12-08 2019-06-13 Tokyo Electron Limited High aspect ratio via etch using atomic layer deposition protection layer
US10964587B2 (en) * 2018-05-21 2021-03-30 Tokyo Electron Limited Atomic layer deposition for low-K trench protection during etch
US10727123B2 (en) 2018-06-18 2020-07-28 International Business Machines Corporation Interconnect structure with fully self-aligned via pattern formation
US11164781B2 (en) * 2018-07-11 2021-11-02 Tokyo Electron Limited ALD (atomic layer deposition) liner for via profile control and related applications
EP3599637B1 (en) * 2018-07-23 2023-07-12 IMEC vzw A method for forming a multi-level interconnect structure
US11049770B2 (en) * 2019-03-24 2021-06-29 Applied Materials, Inc. Methods and apparatus for fabrication of self aligning interconnect structure
US11107728B2 (en) * 2019-05-22 2021-08-31 International Business Machines Corporation Interconnects with tight pitch and reduced resistance
US11508617B2 (en) * 2019-10-24 2022-11-22 Applied Materials, Inc. Method of forming interconnect for semiconductor device
US10978555B1 (en) * 2019-11-12 2021-04-13 Nanya Technology Corporation Semiconductor structure and method of forming the same
US11257710B2 (en) * 2020-01-10 2022-02-22 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Method of fabricating semiconductor device
US11257677B2 (en) 2020-01-24 2022-02-22 Applied Materials, Inc. Methods and devices for subtractive self-alignment
CN114078749A (zh) * 2020-08-18 2022-02-22 长鑫存储技术有限公司 半导体结构及其形成方法
US11728209B2 (en) 2020-09-22 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography method to reduce spacing between interconnect wires in interconnect structure
EP4330770A1 (en) * 2021-04-26 2024-03-06 NILT Switzerland GmbH Multi-level structure fabrication
US20230033038A1 (en) * 2021-07-30 2023-02-02 Applied Materials, Inc. Two-dimension self-aligned scheme with subtractive metal etch
CN116281846B (zh) * 2023-05-12 2023-08-01 润芯感知科技(南昌)有限公司 一种半导体器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100428791B1 (ko) * 2002-04-17 2004-04-28 삼성전자주식회사 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법
JP2008251897A (ja) 2007-03-30 2008-10-16 Fujitsu Microelectronics Ltd 半導体装置の製造方法
US20140252534A1 (en) 2013-03-11 2014-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making deep trench, and devices formed by the method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0176199B1 (ko) * 1996-03-19 1999-04-15 김광호 반도체 소자의 접촉창 형성방법
TW313696B (en) * 1996-12-18 1997-08-21 Vanguard Int Semiconduct Corp Method of forming contact window
KR20080113858A (ko) * 2007-06-26 2008-12-31 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법
KR100965030B1 (ko) * 2007-10-10 2010-06-21 주식회사 하이닉스반도체 반도체 소자 및 반도체 소자의 콘택 플러그 형성 방법
DE102010063775B4 (de) * 2010-12-21 2019-11-28 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktbalken und Metallleitungen mit vergrößerten Aufnahmegebieten für Kontaktdurchführungen
US8298943B1 (en) 2011-05-27 2012-10-30 International Business Machines Corporation Self aligning via patterning
US9123776B2 (en) * 2013-12-04 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double spacer patterning process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100428791B1 (ko) * 2002-04-17 2004-04-28 삼성전자주식회사 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법
JP2008251897A (ja) 2007-03-30 2008-10-16 Fujitsu Microelectronics Ltd 半導体装置の製造方法
US20140252534A1 (en) 2013-03-11 2014-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making deep trench, and devices formed by the method

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018236355A1 (en) * 2017-06-20 2018-12-27 Intel Corporation PASSIVANT-BASED SILICURE-BASED APPROACHES FOR MANUFACTURING CONDUCTIVE INTERCONNECT HOLES AND STRUCTURES THUS OBTAINED
US11239112B2 (en) 2017-06-20 2022-02-01 Intel Corporation Passivating silicide-based approaches for conductive via fabrication and structures resulting therefrom
KR20190002269A (ko) * 2017-06-29 2019-01-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 고 종횡비 갭 충전
KR102110280B1 (ko) 2017-06-29 2020-05-14 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 고 종횡비 갭 충전
WO2019027672A1 (en) * 2017-08-04 2019-02-07 Lam Research Corporation INTEGRATED ATOMIC LAYER PASSIVATION IN TCP ETCHING CHAMBER AND ALP IN SITU ETCHING METHOD
US10950454B2 (en) 2017-08-04 2021-03-16 Lam Research Corporation Integrated atomic layer passivation in TCP etch chamber and in-situ etch-ALP method

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