JP5234047B2

JP5234047B2 - 半導体装置の製造方法

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Publication number: JP5234047B2
Application number: JP2010098927A
Authority: JP
Inventors: 義久射場
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-04-22
Filing date: 2010-04-22
Publication date: 2013-07-10
Anticipated expiration: 2026-01-13
Also published as: JP2010171457A

Description

本発明は、配線層の形成に好適な半導体装置の製造方法に関する。

Ｃｕ配線を形成する方法として、ダマシン法が知られている。図１２Ａ乃至図１２Ｊは従来の半導体装置の製造方法を工程順に示す断面図である。

従来の配線の形成方法では、図１２Ａに示すように、層間絶縁膜等の上に形成された低誘電率膜１０１及びＳｉＣ膜１０３を形成し、低誘電率膜１０１及びＳｉＣ膜１０３に配線溝を形成する。そして、配線溝内に配線１０２を埋め込む。

次に、配線１０２及びＳｉＣ膜１０３上に、ストッパ膜１０４及び低誘電率膜１０５を形成する。ストッパ膜１０４としては、例えばＳｉＣＨ膜を形成する。低誘電率膜１０５としては、例えばＳｉＯＣＨ膜を形成する。

次いで、低誘電率膜１０５上に低誘電率膜１０６を塗布法により形成する。低誘電率膜１０６としては、例えばポーラスシリカ膜（例えばＮＳＣ（Nano Clustering Silica）膜）を形成する。

その後、低誘電率膜１０６上にハードマスク１０７、ハードマスク１０８及びハードマスク１０９を順次形成する。ハードマスク１０７としては、例えばＳｉＣＨ膜を形成する。ハードマスク１０８としては、例えばＳｉＯ₂膜を形成する。ハードマスク１０９としては、例えばＳｉＣ膜を形成する。

続いて、図１２Ｂに示すように、ビアホールのパターンを備えたレジストマスク１１０をハードマスク１０９上に形成する。

次に、図１２Ｃに示すように、レジストマスク１１０をマスクとして用いて、ハードマスク１０９、ハードマスク１０８、ハードマスク１０７、低誘電率膜１０６及び低誘電率膜１０５に、低誘電率膜１０５の途中まで達するビアホール１１１を形成する。

次いで、図１２Ｄに示すように、アッシングによりレジストマスク１１０を除去する。その後、ウェット処理を行うことにより、残留物を除去する。

続いて、ビアホール１１１内に樹脂材を埋め込み、これにＯ₂プラズマを用いたエッチバックを行うことにより、図１２Ｅに示すように、ビアホール１１１内に樹脂膜１１３を形成し、その表面を平坦化する。次に、全面に、反射防止膜１１４及び配線のパターンを備えたレジストマスク１１５を順次形成する。

次いで、図１２Ｆに示すように、レジストマスク１１５をマスクとして用いて、反射防止膜１１４及びハードマスク１０９のパターニングを行う。このとき、樹脂膜１１３の上面が後退する。

その後、図１２Ｇに示すように、アッシングによりレジストマスク１１５及び反射防止膜１１４を完全に除去する。

次に、図１２Ｈに示すように、ハードマスク１０９をマスクとして用いて、ハードマスク１０８及びハードマスク１０７のパターニングを行うと共に、ビアホール１１１をストッパ膜１０４まで到達させる。この結果、ハードマスク１０９が消滅する。

次いで、図１２Ｉに示すように、ハードマスク１０８及びハードマスク１０７をマスクとして用いて、低誘電率膜１０６のパターニングを行うことにより、配線溝１１７を形成すると共に、ビアホール１１１を配線１０２まで到達させる。

その後、全面にバリアメタル膜及びＣｕシード層（図示せず）を形成し、その上に電解めっきによりＣｕ膜を形成する。そして、ハードマスク１０７が露出するまで、Ｃｕ膜、Ｃｕシード層、バリアメタル膜及びハードマスク１０８のＣＭＰを行う。この結果、図１２Ｊ及び図１３に示すように、ビアホール１１１内にビア１１８ａが埋め込まれ、配線溝１１７内に配線１１８ｂが埋め込まれた構造が得られる。なお、図１３は、図１２Ｊ中のＩＩＩ−ＩＩＩ線に沿った断面図である。

従来、このような方法によってＣｕ配線が形成されているが、隣り合うビア１１８ａ間の耐圧が不足してきている。

なお、特許文献１及び２に、ＣＶＤ法によりビアホールの側壁部に無機保護膜を形成することが開示されているが、無機保護膜を形成することに伴って、工程数が増加し、また、処理時間及びコストが増加してしまう。

特許文献３には、ビアホールを形成した後に下地膜を逆スパッタリングすることにより、保護膜を形成することが開示されているが、保護膜を形成することに伴って、工程数が増加し、また、処理時間及びコストが増加してしまう。

特許文献４には、強誘電体キャパシタの電極に達するコンタクトホールを形成する際に用いたレジストマスクをアッシングするに当たり、雰囲気を調整することが開示されている。しかし、耐圧の問題が生じるような部位に関する技術ではなく、また、このような調整を行っても耐圧の低下を抑制することはできない。

特開２００４−１１９９５０号公報特開平１０−２８４６００号公報特開２０００−１８３０４０号公報特開２００３−７９８１号公報

本発明は、工程数の増加を抑えながら、ビア間の耐圧の低下を抑制することができる半導体装置の製造方法を提供することを目的とする。

本願発明者が耐圧の低下の原因を究明すべく検討を重ねたところ、配線１１８ｂの形成までに低誘電率膜１０６が、以下のように、何度も損傷を受けていることが原因の１つであることを見出した。
（ａ）ビアホール１１１の形成の際に、低誘電率膜１０６はエッチングダメージを受ける（図１２Ｃ参照）。
（ｂ）レジストマスク１１０を除去する際に、低誘電率膜１０６はアッシングダメージを受ける（図１２Ｄ参照）。
（ｃ）樹脂膜１１３を形成する際に、低誘電率膜１０６は埋め込みダメージを受ける（図１２Ｅ参照）。
（ｄ）レジストマスク１１５及び反射防止膜１１４を除去する際に、低誘電率膜１０６はアッシングダメージを受ける（図１２Ｇ参照）。
（ｅ）ハードマスク１０８及び１０７をパターニングする際に、低誘電率膜１０６はエッチングダメージを受ける（図１２Ｈ参照）。
（ｆ）配線溝１１７を形成する際に、低誘電率膜１０６はエッチングダメージを受ける（図１２Ｉ参照）。

このように、繰り返して低誘電率膜１０６がダメージを受けているために耐圧が低下しているのである。

そして、本願発明者は、このような見解に基づいて更に鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

本願発明に係る半導体装置の製造方法では、配線上に無機低誘電率膜を形成した後、前記無機低誘電率膜上に第１ハードマスクを形成し、前記第１ハードマスク上に第２ハードマスクを形成する。次に、前記第２ハードマスク上に第１レジストマスクを形成する。次いで、前記第１レジストマスクを用いて前記無機低誘電率膜に前記無機低誘電率膜の厚さより浅い開口部を形成する。その後、前記第１レジストマスクをアッシングする。続いて、前記第１レジストマスクのオーバーアッシングを行いながら、前記第２ハードマスクをスパッタエッチングすることにより、前記第２ハードマスクからの飛散物を前記開口部の側壁に付着させて保護膜を形成する。次に、前記第２ハードマスクの上に第２レジストマスクを形成し、前記第２レジストマスクを用いて前記第２ハードマスクをパターニングし、前記パターニングされた前記第２ハードマスクを用いて前記第１ハードマスクをパターニングするとともに、前記保護膜をエッチングし、前記開口部を前記配線まで到達させてビアホールを形成する。そして、前記パターニングされた前記第１ハードマスクを用いて前記無機低誘電率膜をエッチングして、前記ビアホールより浅い溝を形成し、前記ビアホール及び前記溝内に導電材を埋め込む。

本発明によれば、保護膜により開口部の側面が覆われるため、無機低誘電率膜へのダメージを抑制し、ビア間の耐圧の低下を抑制することができる。また、保護膜の形成は、従来も行われているレジストマスクのアッシング等と並行して行われるため、工程数の増加も抑制される。

本発明の実施形態により製造する半導体装置の一部を示す平面図である。図１Ａ中のＩ−Ｉ線に沿った断面図である。図１中のＩＩ−ＩＩ線に沿った断面図である。本発明の実施形態に係る半導体装置の製造方法を示す断面図である。図２Ａに引き続き、半導体装置の製造方法を示す断面図である。図２Ｂに引き続き、半導体装置の製造方法を示す断面図である。図２Ｃに引き続き、半導体装置の製造方法を示す断面図である。図２Ｄに引き続き、半導体装置の製造方法を示す断面図である。図２Ｅに引き続き、半導体装置の製造方法を示す断面図である。図２Ｆに引き続き、半導体装置の製造方法を示す断面図である。図２Ｇに引き続き、半導体装置の製造方法を示す断面図である。図２Ｈに引き続き、半導体装置の製造方法を示す断面図である。図２Ｉに引き続き、半導体装置の製造方法を示す断面図である。図２Ｊに引き続き、半導体装置の製造方法を示す断面図である。図２Ａと同じく、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。図３Ａに引き続き、半導体装置の製造方法を示す断面図である。図３Ｂに引き続き、半導体装置の製造方法を示す断面図である。図３Ｃに引き続き、半導体装置の製造方法を示す断面図である。図３Ｄに引き続き、半導体装置の製造方法を示す断面図である。図３Ｅに引き続き、半導体装置の製造方法を示す断面図である。図３Ｆに引き続き、半導体装置の製造方法を示す断面図である。図３Ｇに引き続き、半導体装置の製造方法を示す断面図である。図３Ｈに引き続き、半導体装置の製造方法を示す断面図である。図３Ｉに引き続き、半導体装置の製造方法を示す断面図である。図３Ｊに引き続き、半導体装置の製造方法を示す断面図である。保護膜１２が形成されるメカニズムを示す断面図である。図４Ａに引き続き、保護膜１２が形成されるメカニズムを示す断面図である。図４Ｂに引き続き、保護膜１２が形成されるメカニズムを示す断面図である。低誘電率膜にダメージが生じるメカニズムを示す断面図である。図５Ａに引き続き、低誘電率膜にダメージが生じるメカニズムを示す断面図である。図５Ｂに引き続き、低誘電率膜にダメージが生じるメカニズムを示す断面図である。ガス圧力（チャンバ内気圧）とパワーとの関係を示すグラフである。保護膜の有無とリーク電流との関係を示すグラフである。ハードマスクを用いて保護膜を形成する工程を示す図である。オーバーアッシングの範囲を示す図である。配線溝を形成する際にハードマスクをスパッタエッチングした結果を示す図である。２層構造のハードマスクを示す断面図である。従来の半導体装置の製造方法を示す断面図である。図１２Ａに引き続き、半導体装置の製造方法を示す断面図である。図１２Ｂに引き続き、半導体装置の製造方法を示す断面図である。図１２Ｃに引き続き、半導体装置の製造方法を示す断面図である。図１２Ｄに引き続き、半導体装置の製造方法を示す断面図である。図１２Ｅに引き続き、半導体装置の製造方法を示す断面図である。図１２Ｆに引き続き、半導体装置の製造方法を示す断面図である。図１２Ｇに引き続き、半導体装置の製造方法を示す断面図である。図１２Ｈに引き続き、半導体装置の製造方法を示す断面図である。図１２Ｉに引き続き、半導体装置の製造方法を示す断面図である。図１２Ｊ中のＩＩＩ−ＩＩＩ線に沿った断面図である。

以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図１Ａは、本発明の実施形態により製造する半導体装置の一部を示す平面図である。図１Ｂは、図１Ａ中のＩ−Ｉ線に沿った断面図である。図１Ｃは、図１中のＩＩ−ＩＩ線に沿った断面図である。

この半導体装置では、半導体基板（図示せず）上にトランジスタ等の素子（図示せず）が形成され、その上方に層間絶縁膜として低誘電率膜１が形成される。また、低誘電率膜１上にＳｉＣ膜３が形成される。そして、低誘電率膜１及びＳｉＣ膜３に、配線溝が形成され、この配線溝に素子に接続された配線２が埋め込まれる。なお、配線２は、ダマシン法により形成されるものであり、ＳｉＣ膜３はその際にハードマスクとして用いられるものである。

ＳｉＣ膜３上には、ストッパ膜４、低誘電率膜５、低誘電率膜６及びハードマスク７が形成される。ストッパ膜４及び低誘電率膜５には、配線２まで達するビアホールが形成され、その内部にビア１８ａが埋め込まれる。また、低誘電率膜６及びハードマスク７には、ビア１８ａに接続される配線１８ｂが形成される。

次に、図１Ａ乃至図１Ｃに示す部分を備える半導体装置の製造方法について説明する。図２Ａ乃至図２Ｋは、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図１Ｂと同じ位置の断面を示す。図３Ａ乃至図３Ｋは、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図１Ｃと同じ位置の断面を示す。

本実施形態では、先ず、半導体基板（図示せず）の表面にトランジスタ等の素子を形成した後、その上に層間絶縁膜（図示せず）を形成し、この層間絶縁膜中にコンタクトプラグを形成する。更に、図２Ａ及び図３Ａに示すように、この層間絶縁膜上に低誘電率膜１及びＳｉＣ膜３を形成し、低誘電率膜１及びＳｉＣ膜３に配線溝を形成する。そして、配線溝内に配線２を埋め込む。

次に、配線２及びＳｉＣ膜３上に、ストッパ膜４及び低誘電率膜５をプラズマＣＶＤ法により形成する。ストッパ膜４としては、例えば厚さが５０ｎｍ程度のＳｉＣＨ膜を形成する。低誘電率膜５としては、例えば厚さが１６０ｎｍのＳｉＯＣＨ膜を形成する。

次いで、低誘電率膜５上に低誘電率膜６を塗布法又はＣＶＤ法により形成する。低誘電率膜６としては、例えば厚さが１４０ｎｍ程度のポーラスシリカ膜（例えばＮＳＣ（Nano Clustering Silica）膜）を形成する。

その後、低誘電率膜６上に第１ハードマスク７、第２ハードマスク８及び第３ハードマスク９をプラズマＣＶＤ法により順次形成する。第１ハードマスク７としては、例えば厚さが５０ｎｍ程度のＳｉＣＨ膜を形成する。第２ハードマスク８としては、例えば厚さが１００ｎｍ程度のＳｉＯ₂膜を形成する。第３ハードマスク９としては、例えば厚さが７０ｎｍ程度のＳｉＣ膜を形成する。

続いて、図２Ｂ及び図３Ｂに示すように、直径が１００ｎｍ程度のビアホールのパターンを備えたレジストマスク１０を第３ハードマスク９上に形成する。レジストマスク１０の厚さは、例えば３００ｎｍ程度とする。レジストマスク１０の形成に当たっては、例えば、ＡｒＦレジストを塗布した後、これに露光及び現像を行えばよい。

次に、図２Ｃ及び図３Ｃに示すように、レジストマスク１０をマスクとして用いて、第３ハードマスク９、第２ハードマスク８、第１ハードマスク７、低誘電率膜６及び低誘電率膜５に、低誘電率膜５の途中まで達するビアホール１１を形成する。

次いで、図２Ｄ及び図３Ｄに示すように、低圧アッシングによりレジストマスク１０を除去する。このときの条件は、例えば、Ｏ₂流量：１００ｓｃｃｍ、チャンバ内圧力：２．６７Ｐａ（２０ｍＴｏｒｒ）、パワー：２００Ｗ、時間；６０秒間、基板電圧：−４００Ｖとする。また、同じ時間（６０秒間）のオーバーアッシングを高圧下で続けて行う。この結果、レジストマスク１０の一部がスパッタエッチングされ、ビアホール１１の底面及び側面に、レジストマスク１０に含まれていた炭素を主成分とする保護膜１２が付着する。保護膜１２の厚さは、例えば３ｎｍ程度となる。なお、低圧アッシング時のプラズマとして、酸素プラズマの他に、アンモニアプラズマ又は水素プラズマを用いてもよい。

その後、ウェット処理を行うことにより、残留物を除去する。続いて、ビアホール１１内に樹脂材を埋め込み、これにＯ₂プラズマを用いたエッチバックを行うことにより、図２Ｅ及び図３Ｅに示すように、ビアホール１１内に樹脂膜１３を形成し、その表面を平坦化する。次に、全面に、反射防止膜１４及び配線のパターンを備えたレジストマスク１５を順次形成する。反射防止膜１４としては、例えば厚さが５０ｎｍのＢＡＲＣ（Bottom Anti Reflection Coating）を塗布法により形成する。レジストマスク１５の厚さは、例えば３００ｎｍ程度とする。レジストマスク１５の形成に当たっては、例えば、ＡｒＦレジストを塗布した後、これに露光及び現像を行えばよい。

次いで、図２Ｆ及び図３Ｆに示すように、レジストマスク１５をマスクとして用いて、反射防止膜１４及び第３ハードマスク９のパターニングを行う。このとき、樹脂膜１３の上面が後退する。

その後、図２Ｇ及び図３Ｇに示すように、低圧アッシングによりレジストマスク１５を完全に除去すると共に、反射防止膜１４を途中まで除去する。このときの条件は、例えば、Ｏ₂流量：１００ｓｃｃｍ、チャンバ内圧力：２．６７Ｐａ（２０ｍＴｏｒｒ）、パワー：２００Ｗ、時間；６０秒間、基板電圧：−４００Ｖとする。この結果、レジストマスク１５の一部がスパッタエッチングされ、保護膜１２の上に、レジストマスク１５に含まれていた炭素を主成分とする保護膜１６が付着する。保護膜１６の厚さは、例えば３ｎｍ程度となる。

続いて、図２Ｈ及び図３Ｈに示すように、高圧アッシングにより反射防止膜１４を完全に除去する。このときの条件は、例えば、Ｏ₂流量：１００ｓｃｃｍ、チャンバ内圧力：１３．３Ｐａ（１００ｍＴｏｒｒ）、パワー：１５０Ｗ、時間；６０秒間、基板電圧：−２５０Ｖとする。

次に、図２Ｉ及び図３Ｉに示すように、第３ハードマスク９をマスクとして用いて、第２ハードマスク８及び第１ハードマスク７のパターニングを行うと共に、ビアホール１１をストッパ膜４まで到達させる。この結果、第３ハードマスク９が消滅する。

次いで、図２Ｊ及び図３Ｊに示すように、第２ハードマスク８及び第１ハードマスク７をマスクとして用いて、低誘電率膜６のパターニングを行うことにより、配線溝１７を形成すると共に、ビアホール１１を配線２まで到達させる。このときの条件は、例えば、ＣＦ₄流量：１００ｓｃｃｍ、ＣＨＦ₃流量：５０ｓｃｃｍ、チャンバ内圧力：２６．６Ｐａ（２００ｍＴｏｒｒ）、パワー：５００Ｗとする。

その後、全面にバリアメタル膜及びＣｕシード層（図示せず）を形成し、その上に電解めっきによりＣｕ膜を形成する。そして、第１ハードマスク７が露出するまで、Ｃｕ膜、Ｃｕシード層、バリアメタル膜及び第２ハードマスク８のＣＭＰを行う。この結果、図２Ｋ及び図３Ｋに示すように、ビアホール１１内にビア１８ａが埋め込まれ、配線溝１７内に配線１８ｂが埋め込まれた構造が得られる。

続いて、同様の工程を繰り返すことにより、多層配線構造を得る。そして、パッシベーション膜の形成及びボンディング用開口部の形成等を行って半導体装置を完成させる。

このような本実施形態によれば、ビアホール１１の形成に必要なレジストマスク１０を用いて保護膜１２を形成し、配線溝１７の形成に必要なレジストマスク１５を用いて保護膜１６を形成しているため、従来の方法に対して新たに工程を追加するは必要ない。また、保護膜１２及び１６により、低誘電率膜５及び６が保護されるため、耐圧の低下が抑制される。

ここで、保護膜１２が形成されるメカニズムについて説明する。上述の実施形態では、レジストマスク１０を除去するための低圧アッシングの際に基板電圧（Ｖｄｃ）を適切に調整しているため、図４Ａに示すように、酸素ラジカル５２がレジストマスク１０に届く前に酸素イオンがレジストマスク１０に衝突する。この結果、その衝突エネルギによってレジストマスク１０に含まれている炭素原子等が飛び出し、図４Ｂに示すように、ビアホール１１の底面及び側面に付着する。従って、その後に酸素ラジカル５２がビアホール１１内に入り込んだとしても、低誘電率膜５及び６は保護膜１２の初期層１２ａにより保護される。そして、図４Ｃに示すように、レジストマスク１０が消失するまで、この現象が継続され、保護膜１２が形成される。

一方、従来の製造方法のように、レジストマスク１０を除去するためのアッシングの際に基板電圧（Ｖｄｃ）を適切に調整していない場合には、図５Ａに示すように、酸素ラジカル５２がレジストマスク１０に届く前に酸素イオンがレジストマスク１０に衝突することができない。この結果、図５Ｂに示すように、保護膜又はその初期層がビアホール１１内に形成される前に、酸素ラジカル５２がビアホール１１内に入り込んでしまい、低誘電率膜５及び６がダメージを受けてしまう。そして、図５Ｃに示すように、レジストマスク１０が消失するまで、この現象が継続され、低誘電率膜５及び６の耐圧が低下してしまう。

ここで、アッシングの条件について説明する。上述の実施形態では、保護膜１２又は１６を形成する際の基板電圧（基板バイアス）を−４００Ｖとしている。この基板電圧は、接地電位を基準としたときの基板の電位と等しい。ある反応性イオンエッチング（ＲＩＥ）装置では、酸素雰囲気下において、ガス圧力（チャンバ内気圧）とパワーとの間に図６に示す関係が成り立つ。即ち、気圧を上げるほど基板電圧が低下し、パワーを上げるほど基板電圧が上昇するのである。そして、保護膜１２又は１６を形成するには、ガス圧力（チャンバ内圧力）を２．６７Ｐａ（２０ｍＴｏｒｒ）とする場合、基板電圧を−３００Ｖ以下とすることが好ましい。基板電圧が−３００Ｖを超えていると、従来の製造方法と同様に、保護膜の形成が不十分となることが想定されるからである。また、ガス圧力を２．６７Ｐａよりも高くする場合には、それに付随して、図６中の太線及び矢印で示すように、基板電圧を下げる（強くする）ことが好ましい。

保護膜の形成に伴って、耐圧の維持だけでなくリーク電流を流れにくくすることも可能である。即ち、図７に示すように、保護膜を形成した場合には、保護膜を形成していない場合と比較して、絶縁破壊が生じる電界が大きくなり、リーク電流が流れにくくなる。実際に、本願発明者が測定を行ったところ、絶縁破壊が生じる電界が３割程度増加するという結果が得られた。

上述の実施形態では、夫々レジストマスク１０及び１５を用いて保護膜１２及び１６を形成したが、第３ハードマスク９を用いて保護膜を形成することも可能である。この場合には、例えば、図２Ｄ、図３Ｄ及び図４Ｃに示すように、レジストマスク１０を低圧アッシングにより除去する際に、図８に示すように、オーバーアッシングを行えばよい。つまり、上述の実施形態では、第３ハードマスク９の肩落ちを回避すべくオーバーアッシング時にイオンエネルギが下がるように、高圧アッシングを行っているが、低圧アッシングを継続して行ってもよい。この場合、図８に示すように、酸素イオン５１の第３ハードマスク９への衝突に伴って、第３ハードマスク９の一部がスパッタエッチングされ、その一部が保護膜１２上に付着して保護膜２１が形成される。この結果、より一層確実に低誘電率膜４及び５が酸素ラジカル５２から保護される。

なお、アッシングの開始時には、図９に示すように、酸素イオン５１の衝突が発生しだし（図４Ａ参照）、その後、初期層１２ａが発生し、レジストマスク１０が薄くなるに連れて保護膜１２が成長する（図４Ｂ参照）。この間、チャンバから発せられるＣＯプラズマの発光強度は一定である。そして、レジストマスク１０が消失すると、発光強度が低下して、そのまま変化しなくなる。この、発光強度が変化しなくなった時点がアッシングの終了点であり、その後のアッシングがオーバーアッシングである。このオーバーアッシング時に第３ハードマスク９をスパッタエッチングすると、図９にも示すように、保護膜２１が形成されるのである。

このように、第３ハードマスク９を用いて保護膜２１を形成することが可能である。また、レジストマスク１０を用いて保護膜１２を形成せずに保護膜２１を形成してもよい。但し、アッシング初期のダメージを回避するためには、保護膜１２を形成することが好ましい。

また、第３ハードマスク９を用いた保護膜の形成は、レジストマスク１５のオーバーアッシング時にも可能であるが、この保護膜の形成はあまり好ましくない。これは、図１０に示すように、レジストマスク１５のオーバーアッシング時に、レジストマスク１５を用いて保護膜２２を形成すると、第３のハードマスク９の肩落ちが生じ、その後に形成する配線溝１７の幅等が変動するからである。保護膜２１の形成の際にも第３ハードマスク９の肩落ちは生じるが、ビアホール１１の径の変動はトレンチ幅の変動よりも特性への影響が小さいため、許容される範囲が広い。

なお、第１ハードマスク７、第２ハードマスク８及び第３ハードマスク９として、種々のものを用いることが可能である。第３ハードマスク９が保護膜２１の形成に用いられる場合には、第３ハードマスク９として、ＳｉＮ系膜（ＳｉＮ膜、ＳｉＮＨ膜、ＳｉＯＮ膜等）、ＳｉＣ系膜（ＳｉＣ膜、ＳｉＣＨ膜等）、ＳｉＯＣ系膜（ＳｉＯＣ膜、ＳｉＯＣＨ膜等）、Ｃ系膜（Ｃ膜、ＣＨ膜等）、Ｔａ系膜（Ｔａ膜、ＴａＮ膜等）、Ｔｉ系膜（Ｔｉ膜、ＴｉＮ膜等）等を形成することが好ましい。

また、上述の実施形態では、３層構造のハードマスクを用いているが、図１１に示すように、２層構造のハードマスクを用いてもよい。この場合にも、第２ハードマスク８を保護膜の形成に用いることができる。そして、第２ハードマスク８が保護膜の形成に用いられる場合、第２ハードマスク８として、ＳｉＮ系膜（ＳｉＮ膜、ＳｉＮＨ膜、ＳｉＯＮ膜等）、ＳｉＣ系膜（ＳｉＣ膜、ＳｉＣＨ膜等）、ＳｉＯＣ系膜（ＳｉＯＣ膜、ＳｉＯＣＨ膜等）、Ｃ系膜（Ｃ膜、ＣＨ膜等）、Ｔａ系膜（Ｔａ膜、ＴａＮ膜等）、Ｔｉ系膜（Ｔｉ膜、ＴｉＮ膜等）等を形成することが好ましい。

低誘電率膜４及び５としても、種々のものを用いることができるが、ポーラスＳｉＯＣ系膜（ＳｉＯＣＨ膜、ＳｉＯＣＮ膜等）を用いることが好ましい。また、上述の実施形態では、層間絶縁膜を２層構造としているが、１層のみからなるものとしてもよい。

更に、上述の実施形態では、ビアホール１１を形成した後に配線溝１７を形成しているが、配線溝を形成した後にビアホールを形成してもよい。即ち、上述の実施けち体では先ビア方式のデュアルダマシン法を採用しているが、先溝方式のデュアルダマシン法を採用してもよい。

また、保護膜の厚さは特に限定されるものではないが、耐圧の低下を十分に抑制するためには、２ｎｍ以上とすることが好ましい。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上にレジストマスクを形成する工程と、
前記レジストマスクを用いて前記無機低誘電率膜に開口部を形成する工程と、
前記レジストマスクをアッシングする工程と、
前記開口部を前記配線まで到達させる工程と、
前記開口部内に導電材を埋め込む工程と、
を有し、
前記レジストマスクをアッシングする工程は、前記レジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させて保護膜を形成する工程を有することを特徴とする半導体装置の製造方法。

（付記２）
前記開口部として、デュアルダマシン法におけるビアホールを形成することを特徴とする付記１に記載の半導体装置の製造方法。

（付記３）
前記レジストマスクをアッシングする工程は、前記トレジストマスクをスパッタエッチングする工程を有することを特徴とする付記１又は２に記載の半導体装置の製造方法。

（付記４）
前記レジストマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−３００Ｖ以下とする工程を有することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。

（付記５）
前記レジストマスクをアッシングする工程と前記開口部を前記配線まで到達させる工程との間に、前記レジストマスクのオーバーアッシングを行いながら、前記ハードマスクをスパッタエッチングすることにより、前記ハードマスクからの飛散物を前記保護膜上に付着させる工程を有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。

（付記６）
前記保護膜を形成する工程と前記開口部を前記配線まで到達させる工程との間に、
前記ハードマスク上に第２のレジストマスクを形成する工程と、
前記第２のレジストマスクを用いて前記ハードマスクをパターニングする工程と、
前記第２のレジストマスクをアッシングする工程と、
前記ハードマスクを用いて前記無機低誘電率膜に第２の開口部を形成する工程と、
を有し、
前記第２のレジストマスクをアッシングする工程は、前記第２のレジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させる工程を有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。

（付記７）
前記第２の開口部として、デュアルダマシン法における配線溝を形成することを特徴とする付記６に記載の半導体装置の製造方法。

（付記８）
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上にレジストマスクを形成する工程と、
前記レジストマスクを用いて前記無機低誘電率膜に開口部を形成する工程と、
前記レジストマスクをアッシングする工程と、
前記レジストマスクのオーバーアッシングを行いながら、前記ハードマスクをスパッタエッチングすることにより、前記ハードマスクからの飛散物を付着させて保護膜を形成する工程と、
前記開口部を前記配線まで到達させる工程と、
前記開口部内に導電材を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。

（付記９）
前記開口部として、デュアルダマシン法におけるビアホールを形成することを特徴とする付記８に記載の半導体装置の製造方法。

（付記１０）
前記ハードマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−３００Ｖ以下とする工程を有することを特徴とする付記８又は９に記載の半導体装置の製造方法。

（付記１１）
前記保護膜を形成する工程と前記開口部を前記配線まで到達させる工程との間に、
前記ハードマスク上に第２のレジストマスクを形成する工程と、
前記第２のレジストマスクを用いて前記ハードマスクをパターニングする工程と、
前記第２のレジストマスクをアッシングする工程と、
前記ハードマスクを用いて前記無機低誘電率膜に第２の開口部を形成する工程と、
を有し、
前記第２のレジストマスクをアッシングする工程は、前記第２のレジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させる工程を有することを特徴とする付記８乃至１０のいずれか１項に記載の半導体装置の製造方法。

（付記１２）
前記第２の開口部として、デュアルダマシン法における配線溝を形成することを特徴とする付記１１に記載の半導体装置の製造方法。

（付記１３）
前記レジストマスクをアッシングする工程において、酸素プラズマ、アンモニアプラズマ及び水素プラズマからなる群から選択された１種をアッシングプラズマとして用いることを特徴とする付記１乃至１２のいずれか１項に記載の半導体装置の製造方法。

（付記１４）
配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上に第１のレジストマスクを形成する工程と、
前記第１のレジストマスクを用いて前記無機低誘電率膜に第１の開口部を形成する工程と、
前記第１のレジストマスクをアッシングする工程と、
前記ハードマスク上に第２のレジストマスクを形成する工程と、
前記第２のレジストマスクを用いて前記ハードマスクをパターニングする工程と、
前記第２のレジストマスクをアッシングする工程と、
前記ハードマスクを用いて前記無機低誘電率膜に第２の開口部を形成する工程と、
前記第１の開口部を前記配線まで到達させる工程と、
前記第１及び第２の開口部内に導電材を埋め込む工程と、
を有し、
前記第２のレジストマスクをアッシングする工程は、前記第２のレジストマスクから生じる飛散物を前記開口部の少なくとも側面に付着させて保護膜を形成する工程を有することを特徴とする半導体装置の製造方法。

（付記１５）
前記第１の開口部として、デュアルダマシン法におけるビアホールを形成し、前記第２の開口部として、デュアルダマシン法における配線溝を形成することを特徴とする付記１４に記載の半導体装置の製造方法。

（付記１６）
前記第２のレジストマスクをアッシングする工程は、前記第２のトレジストマスクをスパッタエッチングする工程を有することを特徴とする付記１４又は１５に記載の半導体装置の製造方法。

（付記１７）
前記第２のレジストマスクをアッシングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−３００Ｖ以下とする工程を有することを特徴とする付記１４乃至１６のいずれか１項に記載の半導体装置の製造方法。

（付記１８）
前記第２のレジストマスクをアッシングする工程と前記第２の開口部を形成する工程との間に、
前記無機低誘電率膜が形成された基板に印加する基板電圧を、前記第２のレジストマスクのアッシング時よりも弱いものに設定した上で前記第２のレジストマスクのオーバーアッシングを行う工程を有することを特徴とする付記１４乃至１７のいずれか１項に記載の半導体装置の製造方法。

（付記１９）
前記第２のレジストマスクをアッシングする工程において、酸素プラズマ、アンモニアプラズマ及び水素プラズマからなる群から選択された１種をアッシングプラズマとして用いることを特徴とする付記１４乃至１８のいずれか１項に記載の半導体装置の製造方法。

（付記２０）
前記ハードマスクとして、ＳｉＮ系膜、ＳｉＣ系膜、ＳｉＯＣ系膜、Ｃ系膜、Ｔａ系膜及びＴｉ系膜からなる群から選択された１種を用いることを特徴とする付記１乃至１９のいずれか１項に記載の半導体装置の製造方法。

１：低誘電率膜
２：配線
３：ＳｉＣ膜
４：ストッパ膜
５、６：低誘電率膜
７、８、９：ハードマスク
１０、１５：レジストマスク
１１：ビアホール
１２、１６、２１、２２：保護膜
１２ａ：初期層
１３：樹脂膜
１４：反射防止膜
１７：配線溝
１８ａ：ビアプラグ
１８ｂ：配線
５１：酸素イオン
５２：酸素ラジカル

Claims

配線上に無機低誘電率膜を形成する工程と、
前記無機低誘電率膜上に第１ハードマスクを形成する工程と、
前記第１ハードマスク上に第２ハードマスクを形成する工程と、
前記第２ハードマスク上に第１レジストマスクを形成する工程と、
前記第１レジストマスクを用いて前記無機低誘電率膜に前記無機低誘電率膜の厚さより浅い開口部を形成する工程と、
前記第１レジストマスクをアッシングする工程と、
前記第１レジストマスクのオーバーアッシングを行いながら、前記第２ハードマスクをスパッタエッチングすることにより、前記第２ハードマスクからの飛散物を前記開口部の側壁に付着させて保護膜を形成する工程と、
前記第２ハードマスクの上に第２レジストマスクを形成する工程と、
前記第２レジストマスクを用いて前記第２ハードマスクをパターニングする工程と、
前記パターニングされた前記第２ハードマスクを用いて前記第１ハードマスクをパターニングするとともに、前記保護膜をエッチングし、前記開口部を前記配線まで到達させてビアホールを形成する工程と、
前記パターニングされた前記第１ハードマスクを用いて前記無機低誘電率膜をエッチングして、前記ビアホールより浅い溝を形成する工程と、
前記ビアホール及び前記溝内に導電材を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
前記保護膜を形成する工程の後、前記第２レジストマスクを形成する工程の前に、前記開口部に樹脂膜を埋め込む工程と、
前記第２ハードマスクをパターニングする工程の後、前記第１ハードマスクをパターニングする工程の前に、前記第２レジストマスク及び前記樹脂膜をアッシングする工程と、
を更に含むことを特徴とする請求項１に記載の半導体装置の製造方法。
前記第２ハードマスクをスパッタエッチングする工程は、前記無機低誘電率膜が形成された基板に印加する基板電圧を−３００Ｖ以下とする工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。