JP3592642B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳細には、フッ素がドーピングされた層間絶縁膜を用いた多層配線構造の半導体装置の製造方法。
【０００２】
【従来の技術及び発明が解決しようとする課題】
従来、半導体装置の多層配線構造においては、層間絶縁膜としてプラズマＴＥＯＳ等のシリコン酸化膜が広く用いられてきたが、近年の半導体装置の微細化にしたがい、半導体装置における配線間容量が増大し、これに伴う信号遅延が重要な問題となっている。そこで、半導体装置の高集積化、高速化、配線間容量の低下を実現するために、誘電率の低いフッ素含有シリコン酸化膜であるＦＳＧ等が使用され始めている。
【０００３】
しかし、多層配線構造を実現するためには、下層メタル配線上に層間絶縁膜を積層し、ＣＭＰにより層間絶縁膜を平坦化した後、フォトリソグラフィ、ドライエッチングによるビアホールの形成、ビアホールへのＴｉＮ／Ｔｉ等のバリアメタル、Ｗ等の導電材料の埋め込み、上層メタル配線の形成が必要であるため、層間絶縁膜にＦＳＧを用いた場合、ＦＳＧ膜中のフッ素がビアホール内に形成したバリアメタルであるＴｉや、上層及び下層メタル配線を構成するＡｌ、ＴｉＮ、Ｔｉ等に拡散し、導電材料の腐食や膜質変化をもたらすという問題がある。
【０００４】
これに対して、図４（ａ）に示したように、下層メタル配線２１上に層間絶縁膜２４としてＦＳＧ膜を堆積し、平坦化した後、拡散防止膜２０としてＳｉＯ膜やＳｉＮＯ膜を堆積して上層メタル配線へのフッ素の拡散を防止する方法や、下層メタル配線上にＦＳＧ膜を堆積する前に、拡散防止膜を堆積して下層メタル配線へのフッ素の拡散を防止する方法等が提案されている（例えば、特開２０００−６８２６７号公報参照）。
【０００５】
このような方法は、上下メタル配線の腐食、膜質変化に対しては有効である。しかし、特に、図４（ｂ）に示したように、層間絶縁膜２４上に拡散防止膜２０を形成する場合には、通常、拡散防止膜２０を形成した後にビアホール２６が形成されるため、ビアホール２６内に埋め込まれたＴｉＮやＴｉへのフッ素の拡散は避けられず、これにより、ビアホール２６内での接触抵抗の増大を招き、その結果、半導体装置の性能劣化や歩留まり低下を導くという問題がある。
【０００６】
本発明は上記課題に鑑みなされたものであり、複雑な製造工程を追加することなく、フッ素を含む層間絶縁膜からの配線層等へのフッ素の拡散を有効に防止することができる半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明によれば、基板に下層配線層を形成する工程、該下層配線層上にフッ素がドープされた層間絶縁膜を形成する工程、該層間絶縁膜にビアホールを形成する工程、該ビアホールが形成された層間絶縁膜を、基板バイアスを印加しながらプラズマによるアッシングに付す工程を含み、前記アッシングを、窒素ガスを添加して行うことを特徴とする半導体装置の製造方法が提供される。
【０００８】
【発明の実施の形態】
本発明の半導体装置の製造方法においては、まず、基板に下層配線層を形成する。ここで使用することができる半導体基板としては、通常、半導体装置を製造するために使用されるすべての基板が挙げられる。具体的には、元素半導体（シリコン、ゲルマニウム等）基板、化合物半導体（ＧａＡｓ、ＺｎＳｅ、シリコンゲルマニウム等）基板等の種々の基板、ＳＯＩ、ＳＯＳ等の基板、元素半導体ウェハ（シリコン等）、石英基板、プラスチック（ポリエチレン、ポリスチレン、ポリイミド等）等が挙げられる。なお、この基板上には、トランジスタ、キャパシタ、抵抗等の素子、これらを含む回路、層間絶縁膜、配線層等が形成されていてもよい。
【０００９】
基板に形成される下層配線層は、通常、基板上に導電性材料を用いて形成されるが、半導体基板やＳＯＩ基板を用いる場合には、半導体表面に不純物等をドーピングして形成される埋め込み配線等であってもよい。下層配線層を形成する導電性材料としては、例えば、アモルファス、単結晶又は多結晶のＮ型又はＰ型の元素半導体（例えば、シリコン、ゲルマニウム等）又は化合物半導体（例えば、ＧａＡｓ、ＩｎＰ、ＺｎＳｅ、ＣｓＳ等）；金、白金、銀、銅、アルミニウム等の金属又は合金；チタン、タンタル、タングステン等の高融点金属又は合金；高融点金属とのシリサイド、ポリサイド等の単層膜又は積層膜により形成することができる。なかでも、アルミニウム、銅、これらの合金、ＴｉＮ、チタン、タングステン等の単層又は積層膜が好ましい。下層配線層の膜厚は特に限定されるものではなく、例えば、０．３〜１．０μｍ程度が挙げられる。下層配線層は、上記の導電性材料を基板上全面に、スパッタ法、真空蒸着法、ＥＢ蒸着法、ＣＶＤ法等の種々の方法により形成し、例えばフォトリソグラフィ及びエッチング技術により、所望の形状にパターニングして形成することができる。
【００１０】
次いで、下層配線層上にフッ素がドープされた層間絶縁膜を形成する。フッ素がドープされた絶縁膜としては、例えば、ＦＳＧ（ＳｉＯＦ系）膜；ＣＦ系膜；シリコン窒化膜、ＣＶＤ法で形成するＳｉＯ２膜、ＳｉＯＣ系膜、塗布で形成するＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜（無機系）、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＡＥ（ｐｏｌｙａｒｙｌｅｎｅ ｅｔｈｅｒ）系膜、ＢＣＢ系膜等にフッ素が含有された膜；等の単層又は積層膜が挙げられ、当該分野で層間絶縁膜として使用することができる膜であればよい。また、このようなフッ素がドーピングされた膜にフッ素がドーピングされていない膜を組み合わせて用いてもよい。ここでのフッ素のドーピング量は膜の種類により異なるが、例えば、誘電率が３．０〜４．０程度に設定されるような量が挙げられる。この層間絶縁膜の膜厚は特に限定されるものではなく、例えば、１００〜１０００ｎｍ程度が挙げられる。層間絶縁膜は、ＣＶＤ法、スパタ法、蒸着法、スピンコート法、ドクターブレード法等の種々の方法により形成することができる。
【００１１】
続いて、層間絶縁膜にビアホールを形成する。ビアホールは、通常、レジストマスクを用いてエッチングすることにより行う。レジストマスクは、半導体プロセスの分野で通常使用されているレジストによって形成されるものの全てが含まれ、例えば、電子線用又はＸ線用のネガ型レジスト（環化シス−１，４−ポリイソプレン、ポリ桂皮酸ビニル等）又はポジ型レジスト（ノボラック系）、遠紫外線（ｄｅｅｐ−ＵＶ）レジスト（ポリメチルメタクリレート、ｔ−Ｂｏｃ系）、イオンビーム用レジスト等の種々のレジストによるマスクが挙げられる。レジストマスクの膜厚は特に限定されるものではなく、例えば、５００〜１０００ｎｍ程度が挙げられる。レジストマスクは、例えば、フォトリソグラフィ及びエッチング技術によって形成することができる。ビアホールの大きさ、形状、数等は、得ようとする半導体装置の機能、特性等に応じて適宜調整することができる。例えば、０．２〜０．５μｍ程度の径、ほぼ円形等が挙げられる。
【００１２】
さらに、ビアホールが形成された層間絶縁膜を、基板バイアスを印加しながらプラズマによるアッシングに付す。ここでのアッシングは、レジストマスクを、例えばウェットエッチング等により除去した後、層間絶縁膜に処理を施すためのみに行ってもよいが、上記のようなレジストマスクを用いてビアホールが形成される場合には、レジストマスクを除去するとともに、層間絶縁膜自体に処理を施すために行うことが好ましい。
【００１３】
アッシングは、通常アッシング装置を用いて行う。本発明に使用することができるアッシング装置としては、一般に使用されているアッシング装置であれば、特に限定されるものではなく、導入したガスを活性化してプラズマ化するためにＲＦ電力を印加することができるとともに、被エッチング基板側にバイアス電圧を印加することができるものであれば、円筒型、平行平板型、ヘキソード型、有磁場ＲＩＥ型、有磁場マイクロ波型、マイクロ波型、ＥＣＲ型、結合融合型等の種々の構造、原理のものが挙げられる。なかでも、チャージアップダメージの抑制のためにダウンフロー型であることが好ましく、さらに結合融合型のプラズマアッシング装置であることが好ましい。具体的には、図１に示すように、少なくとも真空チャンバと、真空チャンバ内の下方に形成された下部電極と、真空チャンバ側でガスを活性化するためのＲＦ電力を印加し得る電源と、基板側にＲＦ電力を印加し得る電源とから構成されるアッシング装置が挙げられる。なお、このような装置においては、真空チャンバの外周に上部電極が形成されていてもよく、あるいはプラズマ生成用のコイル（電磁コイル等）が配置していてもよく、真空チャンバ側でガスを活性化するためのＲＦ電力を印加し得る電源は、真空チャンバにのみ、あるいは真空チャンバと上部電極又はコイル等とに接続されていることが好ましい。また、下部電極は、基板を保持する機構を備えていることが好ましく、さらに、基板温度を制御するための機構を備えていることが好ましい。基板側にＲＦ電力を印加し得る電源は、下部電極に接続されていることが好ましい。
【００１４】
アッシングは、通常、チャンバ内に酸素原子を含有するガスを導入し、チャンバ等にＲＦ電力を印加してガスをプラズマ化、好ましくは高密度にプラズマ化させる。導入する酸素原子を含有するガスとしては、基板上に形成された層間絶縁膜の膜質等に悪影響を及ぼさない限り、ほぼ純粋な酸素ガス、オゾンガス、これらの混合ガス、あるいはこれらのガスに窒素ガス、ＣＦ４ガス等のガスを添加した混合ガスであってもよい。なお、窒素ガス等を添加する場合には、酸素原子を含有するに対して数％〜数十％程度であることが適当である。また、任意にキャリアガスとして、Ｈｅ、Ａｒ等の不活性ガスを用いてもよい。酸素原子を含有するガスは、例えば、５０〜５００ｓｃｃｍ程度で導入することが適当である。
【００１５】
チャンバ内に導入したガスを活性化するために印加するＲＦ電力は、特に限定されるものではないが、上述した導入ガスの種類、量、速度等を考慮すると、１２００Ｗ程度以下、例えば、１００〜１０００Ｗ程度の範囲が適当である。
【００１６】
また、基板側に印加するＲＦ電力は、好ましくは、基板を保持する下部電極を介して基板に印加されるものであり、上述した導入ガスの種類、量、速度、チャンバ内に導入したガスを活性化するために印加するＲＦ電力、プラズマによるダメージ等を考慮すると、５０〜３００Ｗ程度が適当である。
【００１７】
アッシングの処理時間は、上述の条件等に設定してレジストのアッシングをした場合に、レジストのアッシング残りがほとんどなく、レジスト直下の層間絶縁膜のオーバーエッチングを最小限にとどめ、所望の表面形態が得られる程度に設定することが好ましい。具体的には、０．５〜５分間程度が挙げられる。
【００１８】
また、基板は、アッシング中、０〜５０℃程度、好ましくは３５℃程度以下、さらに好ましくは２５℃程度以下に制御されていることが好ましい。基板温度は、例えば、基板を保持する下部電極の温度を上記の温度に設定することにより、実質的に基板自体の温度をほぼ上記温度の近辺に設定することができる。
【００１９】
なお、別の観点から、アッシングは、フッ素がドープされた層間絶縁膜を、導電性材料へのフッ素の拡散を防止することができる程度に改変させることができれば、どのような方法及び条件であってもよい。ここで、改変とは、層間絶縁膜の上表面及びビアホール内表面からフッ素を揮発させたり、アッシングに使用されたプラズマ、例えば酸素プラズマがこれらの表面に打ちこまれて結果的にフッ素の拡散を防止することができる膜の変化を意味する。改変は、用いる膜の材料及び膜厚、条件等によって適宜調整することができるが、例えば、最表面から数十〜１０００ｎｍ程度の深さで行われることが適当である。
【００２０】
以下に、本発明の半導体装置の製造方法を図面に基づいて説明する。
【００２１】
まず、図２（ａ）に示すように、半導体基板１２上に絶縁膜を介して、ＴｉＮ／ＡｌＣｕ／ＴｉＮ／Ｔｉ（６０／４０００／５０／５ｎｍ）からなる下層メタル配線材料を形成し、この下層メタル配線材料を、フォトリソグラフィ及びエッチング技術によってパターニングして、下層メタル配線１１を形成する。
【００２２】
次に、図２（ｂ）に示すように、得られた半導体基板１２上に、高密度プラズマＣＶＤ法により、ＳｉＯ膜１３（１００ｎｍ）及びＦＳＧ膜１４（２０００ｎｍ）を連続的に堆積する。ここでのソースガスとしては、ＳｉＯ膜１３のためにＳｉＨ４、Ｏ２、Ａｒを用い、ＦＳＧ膜１４のためにこれらのガスにさらにＳｉＦ４を用いる。なお、ＳｉＯ膜１３はＦＳＧ膜１４から下層メタル配線１１へのフッ素の拡散を防止する。
【００２３】
続いて、図２（ｃ）に示すように、ＳｉＯ膜１３及びＦＳＧ膜１４からなる層間絶縁膜をＣＭＰ法により平坦化する。
【００２４】
次いで、図２（ｄ）に示すように、フォトリソグラフィ及びエッチング技術により、つまり、ポジ型のレジストにＫｒＦレーザを用いた縮小露光装置で露光、現像し、所望形状のレジストパターン１５を形成し、このレジストパターン１５をマスクとして用いて、さらにＲＩＥ装置を改良したマグネトロンＲＩＥ装置を用いて、層間絶縁膜に０．２６μｍ径のビアホールを形成する。
【００２５】
ビアホールを形成した後、レジストパターン１５をアッシング除去する。この際のアッシングは、図１に示したダウンフロー型のプラズマアッシング装置を用い，下部電極３上に、被エッチングウェハである半導体基板１２を保持して行う。
【００２６】
アッシング条件は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ、結合融合プラズマ）をプラズマソースに、ソースパワー１０００Ｗ、Ｏ２ガス流量１００ｓｃｃｍ、圧力１００ｍＴｏｒｒ、基板バイアス２００Ｗ、ウェハステージ温度２０℃とする。
【００２７】
これにより、図２（ｅ）に示すように、レジストパターン１５をアッシング除去するとともに、ＦＳＧ膜１４表面とビアホール内のＦＳＧ膜１４表面とのフッ素が揮発し、さらに基板バイアスによって、酸素イオンが打ち込まれると考えられる。よって、ＦＳＧ膜１４表面が改質され、ＦＳＧ膜１４からのフッ素の拡散を抑制する拡散防止層１６が形成される。
【００２８】
次に、図２（ｆ）に示すように、ビアホールを含む拡散防止層１６上にＴｉＮ／Ｔｉからなるバリアメタル膜１７を、ＴｉＮ膜はＣＶＤ法、Ｔｉ膜はＩＭＰ（Ｉｏｎｉｚｅｄ Ｍｅｔａｌ Ｐｌａｓｍａ）法によりそれぞれ１０ｎｍ、３０ｎｍの膜厚で堆積し、さらにＷ膜１８をＣＶＤ法により３００ｎｍの膜厚で堆積して、ビアホールを埋め込む。
【００２９】
続いて、図２（ｇ）に示すように、バリアメタル膜１７とＷ膜１８とを、ＣＭＰ法により平坦化し、層間絶縁膜１４上の拡散防止層１６を露出させる。
【００３０】
さらに、図２（ｈ）に示すように、上層メタル配線材料としてＡｌＣｕ膜を堆積し、所望の形状にパターニングして上層メタル配線１９を形成する。
【００３１】
なお、比較のために、従来の方法、つまり、基板バイアスを印加せず、レジスト除去レートを速くするために基板温度を２００℃程度に設定する以外は上記と実質的に同様の方法で上下メタル配線及び層間絶縁膜を形成した。
【００３２】
また、アッシングに用いるガスに窒素ガスを添加した以外は上記と実質的に同様の方法で上下メタル配線及び層間絶縁膜を形成した。
【００３３】
このように形成された２層配線でのビアホールの抵抗値の歩留まりを評価した。その結果を図３に示す。ここでの評価は、１０００個の０．２６μｍ径ビアホールを上層メタル配線と下層メタル配線との間で連結した評価ＴＥＧ（チェーン抵抗評価ＴＥＧ）を用いたもので、ビアホール１個あたりに換算した抵抗値が１０Ω以下のものを良品として、８インチウェハ内の１００箇所での良品率（歩留まり）を表している。
【００３４】
図３によれば、ビアホール形成後のプラズマアッシングに基板バイアスを印加し、低温化することで、歩留まり１００％を得ることができることが確認された。
【００３５】
また、Ｎ２添加では同じく歩留まり１００％を得ているが、ＦＳＧ膜からＴｉ膜へのフッ素拡散深さをＳＩＭＳ（二次イオン質量分析）法で確認したところ、表１に示すように、Ｎ２ガスの添加により、フッ素の拡散が５ｎｍ以下と明らかに低減していることが確認された。
【００３６】
【表１】
【００３７】
【発明の効果】
本発明によれば、基板に下層配線層を形成する工程、該下層配線層上にフッ素がドープされた層間絶縁膜を形成する工程、該層間絶縁膜にビアホールを形成する工程、該ビアホールが形成された層間絶縁膜を、基板バイアスを印加しながらプラズマによるアッシングに付す工程を含むため、複雑な工程を特に追加することなく、層間絶縁膜に起因するフッ素の上下層配線層への拡散を有効に防止することができ、配線への信頼性、特にビアホールでの配線への信頼性を向上させることができ、歩留まりを増大し、ひいては製造コストを低減させることが可能となる。
【００３８】
特に、アッシングを、基板温度を制御しながら及び／又は窒素ガスを添加して行う場合には、さらなるフッ素の拡散を防止することができ、いっそうのデバイスの信頼性を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法に使用できるアッシング装置の要部の概略断面図である。
【図２】本発明の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【図３】本発明の半導体装置の製造方法により得られたビアホール抵抗の良品率を示すグラフである。
【図４】従来の半導体装置の製造方法を説明するための要部の概略断面図である。
【符号の説明】
１ プラズマ生成用コイル
２、６ 電源
３ 下部電極
４ ウェハ
５ 真空チャンバ
７ チラー
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳細には、フッ素がドーピングされた層間絶縁膜を用いた多層配線構造の半導体装置の製造方法。
【０００２】
【従来の技術及び発明が解決しようとする課題】
従来、半導体装置の多層配線構造においては、層間絶縁膜としてプラズマＴＥＯＳ等のシリコン酸化膜が広く用いられてきたが、近年の半導体装置の微細化にしたがい、半導体装置における配線間容量が増大し、これに伴う信号遅延が重要な問題となっている。そこで、半導体装置の高集積化、高速化、配線間容量の低下を実現するために、誘電率の低いフッ素含有シリコン酸化膜であるＦＳＧ等が使用され始めている。
【０００３】
しかし、多層配線構造を実現するためには、下層メタル配線上に層間絶縁膜を積層し、ＣＭＰにより層間絶縁膜を平坦化した後、フォトリソグラフィ、ドライエッチングによるビアホールの形成、ビアホールへのＴｉＮ／Ｔｉ等のバリアメタル、Ｗ等の導電材料の埋め込み、上層メタル配線の形成が必要であるため、層間絶縁膜にＦＳＧを用いた場合、ＦＳＧ膜中のフッ素がビアホール内に形成したバリアメタルであるＴｉや、上層及び下層メタル配線を構成するＡｌ、ＴｉＮ、Ｔｉ等に拡散し、導電材料の腐食や膜質変化をもたらすという問題がある。
【０００４】
これに対して、図４（ａ）に示したように、下層メタル配線２１上に層間絶縁膜２４としてＦＳＧ膜を堆積し、平坦化した後、拡散防止膜２０としてＳｉＯ膜やＳｉＮＯ膜を堆積して上層メタル配線へのフッ素の拡散を防止する方法や、下層メタル配線上にＦＳＧ膜を堆積する前に、拡散防止膜を堆積して下層メタル配線へのフッ素の拡散を防止する方法等が提案されている（例えば、特開２０００−６８２６７号公報参照）。
【０００５】
このような方法は、上下メタル配線の腐食、膜質変化に対しては有効である。しかし、特に、図４（ｂ）に示したように、層間絶縁膜２４上に拡散防止膜２０を形成する場合には、通常、拡散防止膜２０を形成した後にビアホール２６が形成されるため、ビアホール２６内に埋め込まれたＴｉＮやＴｉへのフッ素の拡散は避けられず、これにより、ビアホール２６内での接触抵抗の増大を招き、その結果、半導体装置の性能劣化や歩留まり低下を導くという問題がある。
【０００６】
本発明は上記課題に鑑みなされたものであり、複雑な製造工程を追加することなく、フッ素を含む層間絶縁膜からの配線層等へのフッ素の拡散を有効に防止することができる半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明によれば、基板に下層配線層を形成する工程、該下層配線層上にフッ素がドープされた層間絶縁膜を形成する工程、該層間絶縁膜にビアホールを形成する工程、該ビアホールが形成された層間絶縁膜を、基板バイアスを印加しながらプラズマによるアッシングに付す工程を含み、前記アッシングを、窒素ガスを添加して行うことを特徴とする半導体装置の製造方法が提供される。
【０００８】
【発明の実施の形態】
本発明の半導体装置の製造方法においては、まず、基板に下層配線層を形成する。ここで使用することができる半導体基板としては、通常、半導体装置を製造するために使用されるすべての基板が挙げられる。具体的には、元素半導体（シリコン、ゲルマニウム等）基板、化合物半導体（ＧａＡｓ、ＺｎＳｅ、シリコンゲルマニウム等）基板等の種々の基板、ＳＯＩ、ＳＯＳ等の基板、元素半導体ウェハ（シリコン等）、石英基板、プラスチック（ポリエチレン、ポリスチレン、ポリイミド等）等が挙げられる。なお、この基板上には、トランジスタ、キャパシタ、抵抗等の素子、これらを含む回路、層間絶縁膜、配線層等が形成されていてもよい。
【０００９】
基板に形成される下層配線層は、通常、基板上に導電性材料を用いて形成されるが、半導体基板やＳＯＩ基板を用いる場合には、半導体表面に不純物等をドーピングして形成される埋め込み配線等であってもよい。下層配線層を形成する導電性材料としては、例えば、アモルファス、単結晶又は多結晶のＮ型又はＰ型の元素半導体（例えば、シリコン、ゲルマニウム等）又は化合物半導体（例えば、ＧａＡｓ、ＩｎＰ、ＺｎＳｅ、ＣｓＳ等）；金、白金、銀、銅、アルミニウム等の金属又は合金；チタン、タンタル、タングステン等の高融点金属又は合金；高融点金属とのシリサイド、ポリサイド等の単層膜又は積層膜により形成することができる。なかでも、アルミニウム、銅、これらの合金、ＴｉＮ、チタン、タングステン等の単層又は積層膜が好ましい。下層配線層の膜厚は特に限定されるものではなく、例えば、０．３〜１．０μｍ程度が挙げられる。下層配線層は、上記の導電性材料を基板上全面に、スパッタ法、真空蒸着法、ＥＢ蒸着法、ＣＶＤ法等の種々の方法により形成し、例えばフォトリソグラフィ及びエッチング技術により、所望の形状にパターニングして形成することができる。
【００１０】
次いで、下層配線層上にフッ素がドープされた層間絶縁膜を形成する。フッ素がドープされた絶縁膜としては、例えば、ＦＳＧ（ＳｉＯＦ系）膜；ＣＦ系膜；シリコン窒化膜、ＣＶＤ法で形成するＳｉＯ２膜、ＳｉＯＣ系膜、塗布で形成するＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜（無機系）、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＡＥ（ｐｏｌｙａｒｙｌｅｎｅ ｅｔｈｅｒ）系膜、ＢＣＢ系膜等にフッ素が含有された膜；等の単層又は積層膜が挙げられ、当該分野で層間絶縁膜として使用することができる膜であればよい。また、このようなフッ素がドーピングされた膜にフッ素がドーピングされていない膜を組み合わせて用いてもよい。ここでのフッ素のドーピング量は膜の種類により異なるが、例えば、誘電率が３．０〜４．０程度に設定されるような量が挙げられる。この層間絶縁膜の膜厚は特に限定されるものではなく、例えば、１００〜１０００ｎｍ程度が挙げられる。層間絶縁膜は、ＣＶＤ法、スパタ法、蒸着法、スピンコート法、ドクターブレード法等の種々の方法により形成することができる。
【００１１】
続いて、層間絶縁膜にビアホールを形成する。ビアホールは、通常、レジストマスクを用いてエッチングすることにより行う。レジストマスクは、半導体プロセスの分野で通常使用されているレジストによって形成されるものの全てが含まれ、例えば、電子線用又はＸ線用のネガ型レジスト（環化シス−１，４−ポリイソプレン、ポリ桂皮酸ビニル等）又はポジ型レジスト（ノボラック系）、遠紫外線（ｄｅｅｐ−ＵＶ）レジスト（ポリメチルメタクリレート、ｔ−Ｂｏｃ系）、イオンビーム用レジスト等の種々のレジストによるマスクが挙げられる。レジストマスクの膜厚は特に限定されるものではなく、例えば、５００〜１０００ｎｍ程度が挙げられる。レジストマスクは、例えば、フォトリソグラフィ及びエッチング技術によって形成することができる。ビアホールの大きさ、形状、数等は、得ようとする半導体装置の機能、特性等に応じて適宜調整することができる。例えば、０．２〜０．５μｍ程度の径、ほぼ円形等が挙げられる。
【００１２】
さらに、ビアホールが形成された層間絶縁膜を、基板バイアスを印加しながらプラズマによるアッシングに付す。ここでのアッシングは、レジストマスクを、例えばウェットエッチング等により除去した後、層間絶縁膜に処理を施すためのみに行ってもよいが、上記のようなレジストマスクを用いてビアホールが形成される場合には、レジストマスクを除去するとともに、層間絶縁膜自体に処理を施すために行うことが好ましい。
【００１３】
アッシングは、通常アッシング装置を用いて行う。本発明に使用することができるアッシング装置としては、一般に使用されているアッシング装置であれば、特に限定されるものではなく、導入したガスを活性化してプラズマ化するためにＲＦ電力を印加することができるとともに、被エッチング基板側にバイアス電圧を印加することができるものであれば、円筒型、平行平板型、ヘキソード型、有磁場ＲＩＥ型、有磁場マイクロ波型、マイクロ波型、ＥＣＲ型、結合融合型等の種々の構造、原理のものが挙げられる。なかでも、チャージアップダメージの抑制のためにダウンフロー型であることが好ましく、さらに結合融合型のプラズマアッシング装置であることが好ましい。具体的には、図１に示すように、少なくとも真空チャンバと、真空チャンバ内の下方に形成された下部電極と、真空チャンバ側でガスを活性化するためのＲＦ電力を印加し得る電源と、基板側にＲＦ電力を印加し得る電源とから構成されるアッシング装置が挙げられる。なお、このような装置においては、真空チャンバの外周に上部電極が形成されていてもよく、あるいはプラズマ生成用のコイル（電磁コイル等）が配置していてもよく、真空チャンバ側でガスを活性化するためのＲＦ電力を印加し得る電源は、真空チャンバにのみ、あるいは真空チャンバと上部電極又はコイル等とに接続されていることが好ましい。また、下部電極は、基板を保持する機構を備えていることが好ましく、さらに、基板温度を制御するための機構を備えていることが好ましい。基板側にＲＦ電力を印加し得る電源は、下部電極に接続されていることが好ましい。
【００１４】
アッシングは、通常、チャンバ内に酸素原子を含有するガスを導入し、チャンバ等にＲＦ電力を印加してガスをプラズマ化、好ましくは高密度にプラズマ化させる。導入する酸素原子を含有するガスとしては、基板上に形成された層間絶縁膜の膜質等に悪影響を及ぼさない限り、ほぼ純粋な酸素ガス、オゾンガス、これらの混合ガス、あるいはこれらのガスに窒素ガス、ＣＦ４ガス等のガスを添加した混合ガスであってもよい。なお、窒素ガス等を添加する場合には、酸素原子を含有するに対して数％〜数十％程度であることが適当である。また、任意にキャリアガスとして、Ｈｅ、Ａｒ等の不活性ガスを用いてもよい。酸素原子を含有するガスは、例えば、５０〜５００ｓｃｃｍ程度で導入することが適当である。
【００１５】
チャンバ内に導入したガスを活性化するために印加するＲＦ電力は、特に限定されるものではないが、上述した導入ガスの種類、量、速度等を考慮すると、１２００Ｗ程度以下、例えば、１００〜１０００Ｗ程度の範囲が適当である。
【００１６】
また、基板側に印加するＲＦ電力は、好ましくは、基板を保持する下部電極を介して基板に印加されるものであり、上述した導入ガスの種類、量、速度、チャンバ内に導入したガスを活性化するために印加するＲＦ電力、プラズマによるダメージ等を考慮すると、５０〜３００Ｗ程度が適当である。
【００１７】
アッシングの処理時間は、上述の条件等に設定してレジストのアッシングをした場合に、レジストのアッシング残りがほとんどなく、レジスト直下の層間絶縁膜のオーバーエッチングを最小限にとどめ、所望の表面形態が得られる程度に設定することが好ましい。具体的には、０．５〜５分間程度が挙げられる。
【００１８】
また、基板は、アッシング中、０〜５０℃程度、好ましくは３５℃程度以下、さらに好ましくは２５℃程度以下に制御されていることが好ましい。基板温度は、例えば、基板を保持する下部電極の温度を上記の温度に設定することにより、実質的に基板自体の温度をほぼ上記温度の近辺に設定することができる。
【００１９】
なお、別の観点から、アッシングは、フッ素がドープされた層間絶縁膜を、導電性材料へのフッ素の拡散を防止することができる程度に改変させることができれば、どのような方法及び条件であってもよい。ここで、改変とは、層間絶縁膜の上表面及びビアホール内表面からフッ素を揮発させたり、アッシングに使用されたプラズマ、例えば酸素プラズマがこれらの表面に打ちこまれて結果的にフッ素の拡散を防止することができる膜の変化を意味する。改変は、用いる膜の材料及び膜厚、条件等によって適宜調整することができるが、例えば、最表面から数十〜１０００ｎｍ程度の深さで行われることが適当である。
【００２０】
以下に、本発明の半導体装置の製造方法を図面に基づいて説明する。
【００２１】
まず、図２（ａ）に示すように、半導体基板１２上に絶縁膜を介して、ＴｉＮ／ＡｌＣｕ／ＴｉＮ／Ｔｉ（６０／４０００／５０／５ｎｍ）からなる下層メタル配線材料を形成し、この下層メタル配線材料を、フォトリソグラフィ及びエッチング技術によってパターニングして、下層メタル配線１１を形成する。
【００２２】
次に、図２（ｂ）に示すように、得られた半導体基板１２上に、高密度プラズマＣＶＤ法により、ＳｉＯ膜１３（１００ｎｍ）及びＦＳＧ膜１４（２０００ｎｍ）を連続的に堆積する。ここでのソースガスとしては、ＳｉＯ膜１３のためにＳｉＨ４、Ｏ２、Ａｒを用い、ＦＳＧ膜１４のためにこれらのガスにさらにＳｉＦ４を用いる。なお、ＳｉＯ膜１３はＦＳＧ膜１４から下層メタル配線１１へのフッ素の拡散を防止する。
【００２３】
続いて、図２（ｃ）に示すように、ＳｉＯ膜１３及びＦＳＧ膜１４からなる層間絶縁膜をＣＭＰ法により平坦化する。
【００２４】
次いで、図２（ｄ）に示すように、フォトリソグラフィ及びエッチング技術により、つまり、ポジ型のレジストにＫｒＦレーザを用いた縮小露光装置で露光、現像し、所望形状のレジストパターン１５を形成し、このレジストパターン１５をマスクとして用いて、さらにＲＩＥ装置を改良したマグネトロンＲＩＥ装置を用いて、層間絶縁膜に０．２６μｍ径のビアホールを形成する。
【００２５】
ビアホールを形成した後、レジストパターン１５をアッシング除去する。この際のアッシングは、図１に示したダウンフロー型のプラズマアッシング装置を用い，下部電極３上に、被エッチングウェハである半導体基板１２を保持して行う。
【００２６】
アッシング条件は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ、結合融合プラズマ）をプラズマソースに、ソースパワー１０００Ｗ、Ｏ２ガス流量１００ｓｃｃｍ、圧力１００ｍＴｏｒｒ、基板バイアス２００Ｗ、ウェハステージ温度２０℃とする。
【００２７】
これにより、図２（ｅ）に示すように、レジストパターン１５をアッシング除去するとともに、ＦＳＧ膜１４表面とビアホール内のＦＳＧ膜１４表面とのフッ素が揮発し、さらに基板バイアスによって、酸素イオンが打ち込まれると考えられる。よって、ＦＳＧ膜１４表面が改質され、ＦＳＧ膜１４からのフッ素の拡散を抑制する拡散防止層１６が形成される。
【００２８】
次に、図２（ｆ）に示すように、ビアホールを含む拡散防止層１６上にＴｉＮ／Ｔｉからなるバリアメタル膜１７を、ＴｉＮ膜はＣＶＤ法、Ｔｉ膜はＩＭＰ（Ｉｏｎｉｚｅｄ Ｍｅｔａｌ Ｐｌａｓｍａ）法によりそれぞれ１０ｎｍ、３０ｎｍの膜厚で堆積し、さらにＷ膜１８をＣＶＤ法により３００ｎｍの膜厚で堆積して、ビアホールを埋め込む。
【００２９】
続いて、図２（ｇ）に示すように、バリアメタル膜１７とＷ膜１８とを、ＣＭＰ法により平坦化し、層間絶縁膜１４上の拡散防止層１６を露出させる。
【００３０】
さらに、図２（ｈ）に示すように、上層メタル配線材料としてＡｌＣｕ膜を堆積し、所望の形状にパターニングして上層メタル配線１９を形成する。
【００３１】
なお、比較のために、従来の方法、つまり、基板バイアスを印加せず、レジスト除去レートを速くするために基板温度を２００℃程度に設定する以外は上記と実質的に同様の方法で上下メタル配線及び層間絶縁膜を形成した。
【００３２】
また、アッシングに用いるガスに窒素ガスを添加した以外は上記と実質的に同様の方法で上下メタル配線及び層間絶縁膜を形成した。
【００３３】
このように形成された２層配線でのビアホールの抵抗値の歩留まりを評価した。その結果を図３に示す。ここでの評価は、１０００個の０．２６μｍ径ビアホールを上層メタル配線と下層メタル配線との間で連結した評価ＴＥＧ（チェーン抵抗評価ＴＥＧ）を用いたもので、ビアホール１個あたりに換算した抵抗値が１０Ω以下のものを良品として、８インチウェハ内の１００箇所での良品率（歩留まり）を表している。
【００３４】
図３によれば、ビアホール形成後のプラズマアッシングに基板バイアスを印加し、低温化することで、歩留まり１００％を得ることができることが確認された。
【００３５】
また、Ｎ２添加では同じく歩留まり１００％を得ているが、ＦＳＧ膜からＴｉ膜へのフッ素拡散深さをＳＩＭＳ（二次イオン質量分析）法で確認したところ、表１に示すように、Ｎ２ガスの添加により、フッ素の拡散が５ｎｍ以下と明らかに低減していることが確認された。
【００３６】
【表１】
【発明の効果】
本発明によれば、基板に下層配線層を形成する工程、該下層配線層上にフッ素がドープされた層間絶縁膜を形成する工程、該層間絶縁膜にビアホールを形成する工程、該ビアホールが形成された層間絶縁膜を、基板バイアスを印加しながらプラズマによるアッシングに付す工程を含むため、複雑な工程を特に追加することなく、層間絶縁膜に起因するフッ素の上下層配線層への拡散を有効に防止することができ、配線への信頼性、特にビアホールでの配線への信頼性を向上させることができ、歩留まりを増大し、ひいては製造コストを低減させることが可能となる。
【００３８】
特に、アッシングを、基板温度を制御しながら及び／又は窒素ガスを添加して行う場合には、さらなるフッ素の拡散を防止することができ、いっそうのデバイスの信頼性を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法に使用できるアッシング装置の要部の概略断面図である。
【図２】本発明の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【図３】本発明の半導体装置の製造方法により得られたビアホール抵抗の良品率を示すグラフである。
【図４】従来の半導体装置の製造方法を説明するための要部の概略断面図である。
【符号の説明】
１ プラズマ生成用コイル
２、６ 電源
３ 下部電極
４ ウェハ
５ 真空チャンバ
７ チラー
Claims (2)
- 基板に下層配線層を形成する工程、該下層配線層上にフッ素がドープされた層間絶縁膜を形成する工程、該層間絶縁膜にビアホールを形成する工程、該ビアホールが形成された層間絶縁膜を、基板バイアスを印加しながらプラズマによるアッシングに付す工程を含み、
前記アッシングを、窒素ガスを添加して行うことを特徴とする半導体装置の製造方法。 - アッシングを、基板温度を０〜５０℃に制御しながら行う請求項１に記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| JP2002217291A JP2002217291A (ja) | 2002-08-02 |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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