JP2003100871A - 銅／低ｋ配線を形成するための二重ハードマスク法 - Google Patents
銅／低ｋ配線を形成するための二重ハードマスク法Info
- Publication number
- JP2003100871A JP2003100871A JP2002199893A JP2002199893A JP2003100871A JP 2003100871 A JP2003100871 A JP 2003100871A JP 2002199893 A JP2002199893 A JP 2002199893A JP 2002199893 A JP2002199893 A JP 2002199893A JP 2003100871 A JP2003100871 A JP 2003100871A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- hard mask
- dielectric layer
- forming
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title abstract description 40
- 229910052802 copper Inorganic materials 0.000 title description 36
- 239000010949 copper Substances 0.000 title description 36
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title description 34
- 239000000463 material Substances 0.000 claims abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 239000010936 titanium Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000004020 conductor Substances 0.000 claims abstract description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 7
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 claims abstract description 7
- LNGCCWNRTBPYAG-UHFFFAOYSA-N aluminum tantalum Chemical compound [Al].[Ta] LNGCCWNRTBPYAG-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052715 tantalum Inorganic materials 0.000 claims abstract description 7
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims abstract description 7
- OQPDWFJSZHWILH-UHFFFAOYSA-N [Al].[Al].[Al].[Ti] Chemical compound [Al].[Al].[Al].[Ti] OQPDWFJSZHWILH-UHFFFAOYSA-N 0.000 claims description 13
- 229910021324 titanium aluminide Inorganic materials 0.000 claims description 13
- 229910000951 Aluminide Inorganic materials 0.000 claims description 6
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 6
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 claims description 4
- 229910010037 TiAlN Inorganic materials 0.000 claims 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 abstract description 4
- 229910052719 titanium Inorganic materials 0.000 abstract description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 abstract 1
- 230000001747 exhibiting effect Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 37
- 238000005530 etching Methods 0.000 description 33
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 10
- 238000004140 cleaning Methods 0.000 description 8
- 229910010271 silicon carbide Inorganic materials 0.000 description 7
- 239000003989 dielectric material Substances 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 239000011521 glass Substances 0.000 description 4
- 238000000227 grinding Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000003993 interaction Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 150000001879 copper Chemical class 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 231100000572 poisoning Toxicity 0.000 description 2
- 230000000607 poisoning effect Effects 0.000 description 2
- 101100350458 Oryza sativa subsp. japonica RR25 gene Proteins 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- 101001062854 Rattus norvegicus Fatty acid-binding protein 5 Proteins 0.000 description 1
- 229910018540 Si C Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- -1 transition metal nitride Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 低い誘電比率（低ｋ）誘電体層とハードマス
ク層とのエッチング速度選択性を、特にハードマスク選
択に対し改良した集積回路配線形成法を提供する。 【解決手段】 一つ以上の電子装置を有する珪素基体を
与え、前記珪素基体上に第一誘電体層１０を形成し、前
記第一誘電体層１０の上に比誘電率が３．０より小さな
第二電体層４０を形成し、前記第二誘電体層４０の上に
第一ハードマスク層５０を形成し、前記第一ハードマス
ク層５０の上に、アルミ化チタン、窒化アルミニウムチ
タン、窒化チタン、窒化アルミニウム、アルミ化タンタ
ル、及び窒化アルミニウムタンタルからなる群から選択
された材料を含む第二ハードマスク層６０を形成し、前
記第二誘電体層中にトレンチを形成し、そして前記トレ
ンチを伝導性材料で充填する、ことを包含する配線形成
法。
ク層とのエッチング速度選択性を、特にハードマスク選
択に対し改良した集積回路配線形成法を提供する。 【解決手段】 一つ以上の電子装置を有する珪素基体を
与え、前記珪素基体上に第一誘電体層１０を形成し、前
記第一誘電体層１０の上に比誘電率が３．０より小さな
第二電体層４０を形成し、前記第二誘電体層４０の上に
第一ハードマスク層５０を形成し、前記第一ハードマス
ク層５０の上に、アルミ化チタン、窒化アルミニウムチ
タン、窒化チタン、窒化アルミニウム、アルミ化タンタ
ル、及び窒化アルミニウムタンタルからなる群から選択
された材料を含む第二ハードマスク層６０を形成し、前
記第二誘電体層中にトレンチを形成し、そして前記トレ
ンチを伝導性材料で充填する、ことを包含する配線形成
法。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に半導体装置
及びその製造方法の分野に関し、特に二重ハードマスク
法を用いて集積回路に銅線を形成する方法に関する。 【０００２】 【従来の技術】作動速度を増大するため、高性能集積回
路では、低い比誘電率(dielectric constant)（低ｋ）
誘電体と共に銅配線技術を用いている。現在、ダマシー
ン(damascene)法が銅配線を形成するために最も広く用
いられている方法である。バイアを先に形成する二重ダ
マシーン法では、ＩＬＤ層を先ず堆積し、次にＩＭＤ層
を堆積する。ＳｉＮ又はＳｉＣのようなＩＭＤエッチン
グ停止層は、場合によりＩＭＤとＩＬＤとの間に用いる
ことができる。バイアパターンを形成し、低い配線レベ
ルへ接続するためＩＭＤ及びＩＬＤを通ってエッチング
する。次にトレンチパターンを形成し、ＩＭＤ中をエッ
チングする。次に、障壁層及び銅種子層をその構造体の
上に堆積する。障壁層は、典型的には、窒化タンタルで
あるか、又は或る他の二成分遷移金属窒化物である。銅
層を全構造体の上に種子層を用いて電気化学的堆積（Ｅ
ＣＤ）により形成する。次にその銅を化学的・機械的研
削（ＣＭＰ）にかけ、ＩＮＤの上の銅を除去し、銅配線
及びバイアを残す。 【０００３】 【発明が解決しようとする課題】ダマシーン法では、数
多くのホトリトグラフ、エッチング、及び清浄化工程を
用いる。低ｋ誘電体フイルムを用いると、それらのフイ
ルムと、ホトリトグラフ、エッチング、及び清浄化工程
の間で数多くの望ましくない相互作用が生ずる。有機珪
酸塩ガラス（ＯＳＧ）のような低ｋ誘電体を乾式エッチ
ングすると、ホトレジストに対する選択性が屡々悪くな
る。比較的小さなバイア又はトレンチのパターンを形成
するために１９３ｎｍのホトレジストを用いると、選択
性は悪くなる。エッチング中にホトレジストが腐食され
るとトレンチ及びバイアを拡げ、誘電体表面に穿孔を与
える結果になることがある。誘電体層を保護するための
マスクが存在しないと、エッチング停止層エッチング(e
tch-stop etch)及び前スパッターエッチング中、問題は
益々厳しくなる。トレンチ及びバイアの拡がり及び穿孔
がひどくなると金属の短絡を与える結果になる。更に、
或る低ｋ材料は、ホトレジストと相互作用し、レジスト
の被毒を起こす。ホトレジストの被毒は、低ｋ誘電体中
に化学物質が存在すると、特に窒素含有物質が存在し、
ホトレジストフイルム中に拡散し、ホトレジストフイル
ムの光感度を変化させた時に起きる。このことは、ホト
レジストのパターン化工程後に広い面積の現像されない
ホトレジストを与える結果になる。ダマシーン集積方式
で超低ｋ誘電体を、屡々多孔質状で用いると、更に別の
制約が適用されなければならない。これらの超低ｋ材料
の多くは、ホトレジスト灰又は湿式清浄化工程にかける
と、不可逆的性質の変化を起こさざるを得ない。このた
め、二重ハードマスク集積方式を用いる。これらの相互
作用を減少させるため、窒化珪素及び炭化珪素のハード
マスクを使用することを含めた種々の方法が用いられて
きた。これらの種々のハードマスクの使用を制限する大
きな欠点は、低ｋ誘電体層とそれらのハードマスク層と
のエッチング速度選択性が低いことである。典型的なエ
ッチング速度選択性は、１：３〜１：８の範囲にある。
従って、集積回路に銅配線を形成するための改良法、特
にハードマスク選択に対する改良された方法が要求され
ている。 【０００４】 【課題を解決するための手段】本発明は、集積回路配線
を形成するための二重ハードマスク法を開示する。単一
又は複数の誘電体層の上表面の上に複数のハードマスク
層を形成する。誘電体層（単数又は複数）を、数多くの
電子装置を有する珪素ウエーハ上に形成する。その誘電
体層の上に第一ハードマスクを形成する。この第一ハー
ドマスクは炭化珪素又は窒化珪素を含む。第二ハードマ
スク層を第一ハードマスクの上に形成する。第二ハード
マスク層は、アルミ化チタン（ＴｉＡｌ）、窒化アルミ
ニウムチタン（ＴｉＡｌＮ）、窒化チタン（ＴｉＮ）、
窒化アルミニウム（ＡｌＮ）、アルミ化タンタル（Ｔａ
Ａｌ）、及び窒化アルミニウムタンタル（ＴａＡｌＮ）
からなる群から選択された材料を含む。第二ハードマス
ク層の上にパターン化したホトレジスト層及びＢＡＲＣ
層を形成する。第二ハードマスク層をエッチングした
後、新しいパターン化ホトレジスト層及び新しいＢＡＲ
Ｃ層を形成する。第二ハードマスク及び（又は）ホトレ
ジストをエッチングマスクとして用い、誘電体層中に第
一トレンチをエッチングする。第一ハードマスクの露出
部分を除去し、第二ハードマスクをエッチングマスクと
して用いて、第二トレンチを形成しながら、同時に第一
トレンチを更にエッチングする。 【０００５】 【発明の実施の形態】本発明を、次に図１（ａ）〜１
（ｆ）及び２（ａ）〜２（ｇ）を参照しながら記述す
る。本発明の利点は、ダマシーン法を用いる他の構造に
対しても適用できることは当業者に明らかになるであろ
う。 【０００６】時計歩度を大きくする必要性から、集積回
路に金属配線を形成するのに銅が使用されるようになっ
てきている。銅を使用することの外に、有機珪酸塩ガラ
ス（ＯＳＧ）（比誘電率＝約２．７〜３．０）のような
誘電体層が、二酸化珪素に比較してそのような材料の比
誘電率が低いことを利用して現在用いられている。本発
明の一つの態様として、銅層２０及び誘電体層１０の上
にエッチング停止層３０を形成する。誘電体層１０を、
トランジスタ、ダイオード等のような種々の電子装置を
有する珪素基体の上に形成する。銅層２０は、珪素基体
中に含まれている電子装置から構成された集積回路の銅
配線の一部を表している。多段配線方式では、ここに記
載する層１０及び２０は、一般に以前の配線レベルを表
している。エッチング停止層は、窒化珪素（ＳｉＮ）、
炭化珪素（ＳｉＣ）、又は良好なエッチング選択性、好
ましくは低い比誘電率を有するどのような適当な材料を
含んでいてもよい。エッチング停止層３０を形成した
後、低い（即ち、３．０より小さい）比誘電率を有する
低ｋ誘電体層４０をエッチング停止層３０の上に形成す
る。本発明の一つの態様として、この低ｋ誘電体層４０
は有機珪酸塩ガラス（ＯＳＧ）を含み、それは約２．８
の比誘電率を有する。ＯＳＧフイルムの外に、どのよう
な適当な低ｋ誘電体材料を用いて誘電体層４０を形成し
てもよい。低ｋ誘電体層４０を形成した後、第一ハード
マスク層５０を形成する。この第一ハードマスク層５０
は、炭化珪素（ＳｉＣ）、窒化珪素（ＳｉＮ）、及び他
の適当な材料からなる群から選択された材料を含む。第
一ハードマスク層５０を形成した後、第二ハードマスク
層６０をその第一ハードマスク層の上に形成する。この
第二ハードマスク層は、アルミ化チタン（ＴｉＡｌ）、
窒化アルミニウムチタン（ＴｉＡｌＮ）、窒化チタン
（ＴｉＮ）、窒化アルミニウム（ＡｌＮ）、アルミ化タ
ンタル（ＴａＡｌ）、窒化アルミニウムタンタル（Ｔａ
ＡｌＮ）、又はこれら種々の合金の層のいずれかの組合
せからなる群から選択された材料を含む。本発明の一つ
の態様として、ｘが０〜１００％の範囲、一層好ましく
は２５％〜４０％の範囲にあるＴｉ(1-x)ＡｌxＮを用い
る。ｘが２５％〜４０％の範囲にあるＴｉ(1-x)ＡｌxＮ
フイルムの場合、ＯＳＧのＴｉ(1-x)ＡｌxＮに対するエ
ッチング速度選択性は、約１５：１である。従って、Ｏ
ＳＧ層はＴｉ(1-x)ＡｌxＮ層よりも約１５倍早くエッチ
ングされるであろう。第二ハードマスク層６０を形成し
た後、底側反射防止被覆（ＢＡＲＣ）の層７０及びホト
レジスト層８０を形成し、図１（ａ）に示すようにパタ
ーン化する。ＢＡＲＣ層７０は任意的層である。 【０００７】図１（ｂ）には、ＢＡＲＣ層７０及び第二
ハードマスク層６０をエッチングし、残留ホトレジスト
及びＢＡＲＣをストリップした後の図１（ａ）の構造が
示されている。本発明の一つの態様として、Ｔｉ(1-x)
ＡｌxＮ第二ハードマスク層６０をＢＣｌ3、Ｃｌ2、及
び他のＮ2、Ａｒのような添加剤を用い、約８００Ｗ〜
１５００Ｗのプラズマ電源及び約５０〜２５０Ｗのバイ
アス電力を用いた乾式プラズマエッチング法でエッチン
グする。ＢＣｌ3及びＣｌ2の流量は、夫々０〜１５０ｓ
ｃｃｍ及び５０〜２００ｓｃｃｍであり、室の圧力は約
５ｍトール（ｍＴｏｒｒ）〜２０ｍトール（ｍＴｏｒ
ｒ）である。 【０００８】第二ハードマスク層をエッチングして金属
トレンチパターンを定めた後、ホトレジスト８０及びＢ
ＡＲＣ７０を酸素に基づくプラズマでストリップ除去す
る。ホトレジストをストリップするために、Ｈ2及び
（又は）Ｎ2のような別のプラズマを用いてもよい。場
合により存在することがある残留物を除去するため湿式
清浄化を用いる。清浄化工程後、第二ＢＡＲＣ層７５及
び第二ホトレジスト層８５を図１（ｂ）の構造体の上に
形成し、パターン化して図１（ｃ）に示すような第一ト
レンチパターンを定める。第二パターン化ホトレジスト
層８５を形成した後、ＢＡＲＣ層７５をエッチングし、
第一ハードマスク層５０の露出部分及び下の低ｋ誘電体
層４０をエッチングして図１（ｃ）に示すような第一ト
レンチを形成する。ＯＳＧ低ｋ誘電体フイルムの場合、
５〜１０ｓｃｃｍ（Ｃ4Ｆ8）、５０〜３００ｓｃｃｍ
（Ｎ2）、及び５０〜２００ｓｃｃｍ（ＣＯ）の流量、
約９００Ｗ〜２０００Ｗのプラズマ電源を用いたＣ4Ｆ8
／Ｎ2／ＣＯプラズマによる処理を用いることができ
る。ホトレジスト層８５は、そのエッチング工程中侵食
され、部分的又は全体的に除去される。ＯＳＧフイルム
４０をエッチングした後、残留ホトレジスト層８５、Ｂ
ＡＲＣ層７５、及び第一ハードマスク層５０の露出領域
を除去し、図１（ｄ）に例示した構造を与える。別法と
して、ホトレジスト層８５及びＢＡＲＣ７５は、低ｋ誘
電体４０に対する望ましくない衝撃を減少させるため、
誘電体層４０のエッチングを開始する前にストリップし
てもよい。 【０００９】低ｋ誘電体層の露出領域を、次に図１
（ｅ）に示すようにエッチングし、第一トレンチ構造体
の上に位置する第二トレンチ構造体を形成する。エッチ
ング停止層３０の露出部分を除去し、図１（ｆ）に示す
ように、ライナー層９０及び銅領域１００を形成する。
フイルム堆積及び化学的・機械的研削（ＣＭＰ）のよう
な標準的半導体処理法を用いてライナー層９０及び銅領
域１００を形成することができる。ダマシーン法の更に
別の態様として、ＣＭＰを用いてハードマスク層５０及
び６０を除去することができる。典型的には、先ず厚い
銅層を形成し、次にＣＭＰ法により過剰の銅を除去する
ことにより銅領域１００を形成する。ＣＭＰを用いたハ
ードマスク層５０及び６０の除去は、研削条件を変える
ことにより、この銅ＣＭＰ除去工程中に組込むことがで
きる。低ｋ誘電体中に形成されたトレンチを充填するた
め、銅の外にどのような適当な伝導性材料でも用いるこ
とができる。 【００１０】本発明の更に別の態様が、図２（ａ）〜２
（ｇ）に示されている。図２（ａ）に示したように、銅
層２０及び第一誘電体層１０の上に第一エッチング停止
層３０を形成する。誘電体層１０を、トランジスタ、ダ
イオード等のような種々の電子装置を有する珪素基体の
上に形成する。銅層２０は、珪素基体中に含まれている
電子装置から構成された集積回路の銅配線の一部を表し
ている。多段配線方式では、ここに記載する層１０及び
２０は、一般に以前の配線レベルを表している。第一エ
ッチング停止層は、窒化珪素（ＳｉＮ）、炭化珪素（Ｓ
ｉＣ）、又はどのような適当な材料を含んでいてもよ
い。エッチング停止層３０を形成した後、低い（即ち、
３．０より小さい）比誘電率を有する第一誘電体層４２
をエッチング停止層３０の上に形成する。本発明の一つ
の態様として、この低ｋ誘電体層４２は有機珪酸塩ガラ
ス（ＯＳＧ）からなり、それは約２．８の比誘電率を有
する。ＯＳＧの外に、どのような適当な低ｋ誘電体材料
を用いて第一誘電体層４２を形成してもよい。第一低ｋ
誘電体層４２を形成した後、第二エッチング停止層１１
０をその第一低ｋ誘電体層４２の上に形成する。この第
二エッチング停止層は、窒化珪素（ＳｉＮ）、炭化珪素
（ＳｉＣ）、及び他の適当な材料を含む。第二低ｋ誘電
体（即ち、比誘電率が３．０より小さい）フイルム４４
を第二エッチング停止層１１０の上に形成する。本発明
の一つの態様として、この第二低ｋ誘電体フイルムはＯ
ＳＧ又は他の適当な材料を含むであろう。第二低ｋ誘電
体フイルム４４の上に、第一ハードマスク層５０を形成
する。この第一ハードマスク層５０は、炭化珪素（Ｓｉ
Ｃ）、窒化珪素（ＳｉＮ）、及び他の適当な材料からな
る群から選択された材料を含む。第一ハードマスク層５
０を形成した後、第二ハードマスク層６０をその第一ハ
ードマスク層の上に形成する。この第二ハードマスク層
は、アルミ化チタン（ＴｉＡｌ）、窒化アルミニウムチ
タン（ＴｉＡｌＮ）、窒化チタン（ＴｉＮ）、窒化アル
ミニウム（ＡｌＮ）、アルミ化タンタル（ＴａＡｌ）、
窒化アルミニウムタンタル（ＴａＡｌＮ）、又はこれら
種々の合金の層のいずれかの組合せからなる群から選択
された材料を含む。本発明の一つの態様として、ｘが０
〜１００％の範囲、一層好ましくは２５％〜４０％の範
囲にあるＴｉ(1-x)ＡｌxＮを用いる。ｘが２５％〜４０
％の範囲にあるＴｉ(1-x)ＡｌxＮフイルムの場合、ＯＳ
ＧのＴｉ(1-x)ＡｌxＮに対するエッチング速度選択性
は、約１５：１である。従って、ＯＳＧフイルムはＴｉ
(1-x)ＡｌxＮフイルムよりも約１５倍早くエッチングさ
れるであろう。第二ハードマスク層６０を形成した後、
底側反射防止被覆（ＢＡＲＣ）層７０及びホトレジスト
層８０を形成し、図２（ａ）に示すようにパターン化す
る。ＢＡＲＣ層７０は場合により用いる層である。 【００１１】図２（ｂ）には、ＢＡＲＣ層７０及び第二
ハードマスク層６０をエッチングし、ホトレジスト及び
ＢＡＲＣをストリップした後の図２（ａ）の構造体が示
されている。本発明の一つの態様として、Ｔｉ(1-x)Ａ
ｌxＮ第二ハードマスク層６０をＢＣｌ3、Ｃｌ2、及び
他のＮ2、Ａｒのような添加剤を用い、約８００Ｗ〜１
５００Ｗのプラズマ電源及び約５０〜２５０Ｗのバイア
ス電力を用いた乾式プラズマエッチング法でエッチング
する。ＢＣｌ3及びＣｌ2の流量は、夫々０〜１５０ｓｃ
ｃｍ及び５０〜２００ｓｃｃｍであり、室の圧力は約５
〜２０ｍトールである。 【００１２】第二ハードマスク層をエッチングした後、
ホトレジスト８０及びＢＡＲＣ７０を酸素に基づくプラ
ズマでストリップ除去する。ホトレジストをストリップ
するために、Ｈ2及び（又は）Ｎ2のような別のプラズマ
を用いてもよい。場合により存在することがある残留物
を除去するため湿式清浄化を用いる。清浄化工程後、第
二ＢＡＲＣ層７５及び第二ホトレジスト層８５を図２
（ｂ）の構造体の上に形成し、パターン化して図２
（ｃ）に示すようなものにする。第二パターン化ホトレ
ジスト層８５を形成した後、第一ハードマスク層５０の
露出部分をエッチングし、ホトレジスト８５及びＢＡＲ
Ｃ層７５を、Ｈ2又はＮ2プラズマでストリップする。ホ
トレジストをストリップするためには、酸素プラズマが
低ｋ誘電体層４４の性質を変化するならば、それは使用
しないようにする必要があることがある。エッチング残
留物を除去するために、場合によりホトレジストストリ
ップ後に湿式清浄化を行う。バイア対トレンチが不整合
になっている場合には、バイア開口用第一ハードマスク
エッチングの前に、付加的第二ハードマスクエッチング
が必要である。 【００１３】ホトレジスト８５及びＢＡＲＣ７５層を除
去した後、図２（ｄ）に示すように低ｋ誘電体層４４を
にエッチングする。第二ＯＳＧ低ｋ誘電体フイルム４４
の場合、５〜１０ｓｃｃｍのＣ4Ｆ8、５０〜３００ｓｃ
ｃｍのＮ2、及び５０〜２００ｓｃｃｍのＣＯの流量、
約９００Ｗ〜２０００Ｗのプラズマ電源を用いたＣ4Ｆ8
／Ｎ2／ＣＯプラズマによる処理を用いることができ
る。第二エッチング停止層１１０上でのエッチング停止
は、図２（ｄ）に示されている。 【００１４】第二エッチング停止層１１０の露出領域及
び第一ハードマスク５０の露出部分を、次に図２（ｅ）
に示すように、第二ハードマスク６０をエッチングマス
クとして用いて除去する。低ｋ誘電体層４４及び４２の
露出部分を同時にエッチングする。エッチング工程は、
図２（ｆ）に示したように、トレンチ部分中、エッチン
グ停止層１１０に到達し、バイア部分でエッチング停止
層３０に到達した時に完了する。エッチング停止層３０
の露出部分を除去し、トレンチエッチング停止層１１０
の露出部分を同様にエッチングしてもよい。図２（ｇ）
に示すように、ライナー層９０及び銅領域１００を形成
する。フイルム堆積及び化学的・機械的研削（ＣＭＰ）
のような標準的半導体処理法を用いてライナー層９０及
び銅領域１００を形成することができる。ダマシーン法
の更に別の態様として、ＣＭＰを用いてハードマスク層
５０及び６０を除去することができる。典型的には、先
ず厚い銅層を形成し、次にＣＭＰ法により過剰の銅を除
去することにより銅領域１００を形成する。ＣＭＰを用
いたハードマスク層５０及び６０の除去は、研削条件を
変えることにより、この銅ＣＭＰ除去工程中に組込むこ
とができる。種々のトレンチ構造を充填するため、銅の
外にどのような適当な伝導性材料でも用いることができ
る。 【００１５】本発明を、例示的態様に関して記述してき
たが、この記述は限定的意味で解釈されるべきではな
い。本発明の他の態様と同様、例示した態様の種々の修
正及び組合せも、その記述を参照して当業者には明らか
になるであろう。従って、特許請求の範囲はそのような
修正又は態様を全て包含するものである。 【００１６】以上の説明に関して更に以下の項を開示す
る。 （１） 一つ以上の電子装置を有する珪素基体を与え、
前記珪素基体上に第一誘電体層を形成し、前記第一誘電
体層の上に比誘電率が３．０より小さな第二誘電体層を
形成し、前記第二誘電体層の上に第一ハードマスク層を
形成し、前記第一ハードマスク層の上に、アルミ化チタ
ン（ＴｉＡｌ）、窒化アルミニウムチタン（ＴｉＡｌ
Ｎ）、窒化チタン（ＴｉＮ）、窒化アルミニウム（Ａｌ
Ｎ）、アルミ化タンタル（ＴａＡｌ）、及び窒化アルミ
ニウムタンタル（ＴａＡｌＮ）からなる群から選択され
た材料を含む第二ハードマスク層を形成し、前記第二誘
電体層中にトレンチを形成し、そして前記トレンチを伝
導性材料で充填する、ことを包含する配線形成法。 （２） 第二誘電体層がＯＳＧである、（１）に記載の
方法。 （３） 伝導性材料が銅である、（１）に記載の方法。 （４） 第一ハードマスク層を形成するために用いる材
料を、炭化珪素及び窒化珪素からなる群から選択する、
（１）に記載の方法。 （５） 一つ以上の電子装置を有する珪素基体を与え、
前記珪素基体上に第一誘電体層を形成し、前記第一誘電
体層の上に比誘電率が３．０より小さな第二誘電体層を
形成し、前記第二誘電体層の上に第一ハードマスク層を
形成し、前記第一ハードマスク層の上に、アルミ化チタ
ン（ＴｉＡｌ）、窒化アルミニウムチタン（ＴｉＡｌ
Ｎ）、窒化チタン（ＴｉＮ）、窒化アルミニウム（Ａｌ
Ｎ）、アルミ化タンタル（ＴａＡｌ）、及び窒化アルミ
ニウムタンタル（ＴａＡｌＮ）からなる群から選択され
た材料を含む第二ハードマスク層を形成し、前記第二ハ
ードマスク層中に第一幅を有する第一開口をエッチング
し、前記第二誘電体層中に、前記第一幅より狭い第二幅
を有する第一トレンチを形成し、前記第一ハードマスク
層中に第一幅を有する第二開口をエッチングし、前記第
二誘電体層中に、前記第一トレンチの上に位置する、第
一幅の第二トレンチを形成し、そして前記第一及び第二
トレンチを伝導性材料で充填する、ことを包含する配線
形成法。 （６） 第二誘電体層がＯＳＧである、（５）に記載の
方法。 （７） 伝導性材料が銅である、（５）に記載の方法。 （８） 第一ハードマスクが、窒化珪素及び炭化珪素か
らなる群から選択された材料からなる、（５）に記載の
方法。 （９） 本発明は、二重ハードマスク二重ダマシーン法
を用いて集積回路配線を形成する方法を開示する。第一
ハードマスク層（５０）及び第二ハードマスク層（６
０）を低ｋ誘電体層（４０）の上に形成する。先ず第二
ハードマスクによりトレンチパターンを定め、次に第一
ハードマスクによりバイアパターンを定める。パターン
化時の低ｋ誘電体（４０）とホトレジスト（８０）との
相互作用は防止されている。誘電体エッチングを開始す
る前に、ＢＡＲＣ及びホトレジストをストリップし、ホ
トレジストストリップ中のハードマスクにより低ｋ誘電
体材料層を保護するようにする。
及びその製造方法の分野に関し、特に二重ハードマスク
法を用いて集積回路に銅線を形成する方法に関する。 【０００２】 【従来の技術】作動速度を増大するため、高性能集積回
路では、低い比誘電率(dielectric constant)（低ｋ）
誘電体と共に銅配線技術を用いている。現在、ダマシー
ン(damascene)法が銅配線を形成するために最も広く用
いられている方法である。バイアを先に形成する二重ダ
マシーン法では、ＩＬＤ層を先ず堆積し、次にＩＭＤ層
を堆積する。ＳｉＮ又はＳｉＣのようなＩＭＤエッチン
グ停止層は、場合によりＩＭＤとＩＬＤとの間に用いる
ことができる。バイアパターンを形成し、低い配線レベ
ルへ接続するためＩＭＤ及びＩＬＤを通ってエッチング
する。次にトレンチパターンを形成し、ＩＭＤ中をエッ
チングする。次に、障壁層及び銅種子層をその構造体の
上に堆積する。障壁層は、典型的には、窒化タンタルで
あるか、又は或る他の二成分遷移金属窒化物である。銅
層を全構造体の上に種子層を用いて電気化学的堆積（Ｅ
ＣＤ）により形成する。次にその銅を化学的・機械的研
削（ＣＭＰ）にかけ、ＩＮＤの上の銅を除去し、銅配線
及びバイアを残す。 【０００３】 【発明が解決しようとする課題】ダマシーン法では、数
多くのホトリトグラフ、エッチング、及び清浄化工程を
用いる。低ｋ誘電体フイルムを用いると、それらのフイ
ルムと、ホトリトグラフ、エッチング、及び清浄化工程
の間で数多くの望ましくない相互作用が生ずる。有機珪
酸塩ガラス（ＯＳＧ）のような低ｋ誘電体を乾式エッチ
ングすると、ホトレジストに対する選択性が屡々悪くな
る。比較的小さなバイア又はトレンチのパターンを形成
するために１９３ｎｍのホトレジストを用いると、選択
性は悪くなる。エッチング中にホトレジストが腐食され
るとトレンチ及びバイアを拡げ、誘電体表面に穿孔を与
える結果になることがある。誘電体層を保護するための
マスクが存在しないと、エッチング停止層エッチング(e
tch-stop etch)及び前スパッターエッチング中、問題は
益々厳しくなる。トレンチ及びバイアの拡がり及び穿孔
がひどくなると金属の短絡を与える結果になる。更に、
或る低ｋ材料は、ホトレジストと相互作用し、レジスト
の被毒を起こす。ホトレジストの被毒は、低ｋ誘電体中
に化学物質が存在すると、特に窒素含有物質が存在し、
ホトレジストフイルム中に拡散し、ホトレジストフイル
ムの光感度を変化させた時に起きる。このことは、ホト
レジストのパターン化工程後に広い面積の現像されない
ホトレジストを与える結果になる。ダマシーン集積方式
で超低ｋ誘電体を、屡々多孔質状で用いると、更に別の
制約が適用されなければならない。これらの超低ｋ材料
の多くは、ホトレジスト灰又は湿式清浄化工程にかける
と、不可逆的性質の変化を起こさざるを得ない。このた
め、二重ハードマスク集積方式を用いる。これらの相互
作用を減少させるため、窒化珪素及び炭化珪素のハード
マスクを使用することを含めた種々の方法が用いられて
きた。これらの種々のハードマスクの使用を制限する大
きな欠点は、低ｋ誘電体層とそれらのハードマスク層と
のエッチング速度選択性が低いことである。典型的なエ
ッチング速度選択性は、１：３〜１：８の範囲にある。
従って、集積回路に銅配線を形成するための改良法、特
にハードマスク選択に対する改良された方法が要求され
ている。 【０００４】 【課題を解決するための手段】本発明は、集積回路配線
を形成するための二重ハードマスク法を開示する。単一
又は複数の誘電体層の上表面の上に複数のハードマスク
層を形成する。誘電体層（単数又は複数）を、数多くの
電子装置を有する珪素ウエーハ上に形成する。その誘電
体層の上に第一ハードマスクを形成する。この第一ハー
ドマスクは炭化珪素又は窒化珪素を含む。第二ハードマ
スク層を第一ハードマスクの上に形成する。第二ハード
マスク層は、アルミ化チタン（ＴｉＡｌ）、窒化アルミ
ニウムチタン（ＴｉＡｌＮ）、窒化チタン（ＴｉＮ）、
窒化アルミニウム（ＡｌＮ）、アルミ化タンタル（Ｔａ
Ａｌ）、及び窒化アルミニウムタンタル（ＴａＡｌＮ）
からなる群から選択された材料を含む。第二ハードマス
ク層の上にパターン化したホトレジスト層及びＢＡＲＣ
層を形成する。第二ハードマスク層をエッチングした
後、新しいパターン化ホトレジスト層及び新しいＢＡＲ
Ｃ層を形成する。第二ハードマスク及び（又は）ホトレ
ジストをエッチングマスクとして用い、誘電体層中に第
一トレンチをエッチングする。第一ハードマスクの露出
部分を除去し、第二ハードマスクをエッチングマスクと
して用いて、第二トレンチを形成しながら、同時に第一
トレンチを更にエッチングする。 【０００５】 【発明の実施の形態】本発明を、次に図１（ａ）〜１
（ｆ）及び２（ａ）〜２（ｇ）を参照しながら記述す
る。本発明の利点は、ダマシーン法を用いる他の構造に
対しても適用できることは当業者に明らかになるであろ
う。 【０００６】時計歩度を大きくする必要性から、集積回
路に金属配線を形成するのに銅が使用されるようになっ
てきている。銅を使用することの外に、有機珪酸塩ガラ
ス（ＯＳＧ）（比誘電率＝約２．７〜３．０）のような
誘電体層が、二酸化珪素に比較してそのような材料の比
誘電率が低いことを利用して現在用いられている。本発
明の一つの態様として、銅層２０及び誘電体層１０の上
にエッチング停止層３０を形成する。誘電体層１０を、
トランジスタ、ダイオード等のような種々の電子装置を
有する珪素基体の上に形成する。銅層２０は、珪素基体
中に含まれている電子装置から構成された集積回路の銅
配線の一部を表している。多段配線方式では、ここに記
載する層１０及び２０は、一般に以前の配線レベルを表
している。エッチング停止層は、窒化珪素（ＳｉＮ）、
炭化珪素（ＳｉＣ）、又は良好なエッチング選択性、好
ましくは低い比誘電率を有するどのような適当な材料を
含んでいてもよい。エッチング停止層３０を形成した
後、低い（即ち、３．０より小さい）比誘電率を有する
低ｋ誘電体層４０をエッチング停止層３０の上に形成す
る。本発明の一つの態様として、この低ｋ誘電体層４０
は有機珪酸塩ガラス（ＯＳＧ）を含み、それは約２．８
の比誘電率を有する。ＯＳＧフイルムの外に、どのよう
な適当な低ｋ誘電体材料を用いて誘電体層４０を形成し
てもよい。低ｋ誘電体層４０を形成した後、第一ハード
マスク層５０を形成する。この第一ハードマスク層５０
は、炭化珪素（ＳｉＣ）、窒化珪素（ＳｉＮ）、及び他
の適当な材料からなる群から選択された材料を含む。第
一ハードマスク層５０を形成した後、第二ハードマスク
層６０をその第一ハードマスク層の上に形成する。この
第二ハードマスク層は、アルミ化チタン（ＴｉＡｌ）、
窒化アルミニウムチタン（ＴｉＡｌＮ）、窒化チタン
（ＴｉＮ）、窒化アルミニウム（ＡｌＮ）、アルミ化タ
ンタル（ＴａＡｌ）、窒化アルミニウムタンタル（Ｔａ
ＡｌＮ）、又はこれら種々の合金の層のいずれかの組合
せからなる群から選択された材料を含む。本発明の一つ
の態様として、ｘが０〜１００％の範囲、一層好ましく
は２５％〜４０％の範囲にあるＴｉ(1-x)ＡｌxＮを用い
る。ｘが２５％〜４０％の範囲にあるＴｉ(1-x)ＡｌxＮ
フイルムの場合、ＯＳＧのＴｉ(1-x)ＡｌxＮに対するエ
ッチング速度選択性は、約１５：１である。従って、Ｏ
ＳＧ層はＴｉ(1-x)ＡｌxＮ層よりも約１５倍早くエッチ
ングされるであろう。第二ハードマスク層６０を形成し
た後、底側反射防止被覆（ＢＡＲＣ）の層７０及びホト
レジスト層８０を形成し、図１（ａ）に示すようにパタ
ーン化する。ＢＡＲＣ層７０は任意的層である。 【０００７】図１（ｂ）には、ＢＡＲＣ層７０及び第二
ハードマスク層６０をエッチングし、残留ホトレジスト
及びＢＡＲＣをストリップした後の図１（ａ）の構造が
示されている。本発明の一つの態様として、Ｔｉ(1-x)
ＡｌxＮ第二ハードマスク層６０をＢＣｌ3、Ｃｌ2、及
び他のＮ2、Ａｒのような添加剤を用い、約８００Ｗ〜
１５００Ｗのプラズマ電源及び約５０〜２５０Ｗのバイ
アス電力を用いた乾式プラズマエッチング法でエッチン
グする。ＢＣｌ3及びＣｌ2の流量は、夫々０〜１５０ｓ
ｃｃｍ及び５０〜２００ｓｃｃｍであり、室の圧力は約
５ｍトール（ｍＴｏｒｒ）〜２０ｍトール（ｍＴｏｒ
ｒ）である。 【０００８】第二ハードマスク層をエッチングして金属
トレンチパターンを定めた後、ホトレジスト８０及びＢ
ＡＲＣ７０を酸素に基づくプラズマでストリップ除去す
る。ホトレジストをストリップするために、Ｈ2及び
（又は）Ｎ2のような別のプラズマを用いてもよい。場
合により存在することがある残留物を除去するため湿式
清浄化を用いる。清浄化工程後、第二ＢＡＲＣ層７５及
び第二ホトレジスト層８５を図１（ｂ）の構造体の上に
形成し、パターン化して図１（ｃ）に示すような第一ト
レンチパターンを定める。第二パターン化ホトレジスト
層８５を形成した後、ＢＡＲＣ層７５をエッチングし、
第一ハードマスク層５０の露出部分及び下の低ｋ誘電体
層４０をエッチングして図１（ｃ）に示すような第一ト
レンチを形成する。ＯＳＧ低ｋ誘電体フイルムの場合、
５〜１０ｓｃｃｍ（Ｃ4Ｆ8）、５０〜３００ｓｃｃｍ
（Ｎ2）、及び５０〜２００ｓｃｃｍ（ＣＯ）の流量、
約９００Ｗ〜２０００Ｗのプラズマ電源を用いたＣ4Ｆ8
／Ｎ2／ＣＯプラズマによる処理を用いることができ
る。ホトレジスト層８５は、そのエッチング工程中侵食
され、部分的又は全体的に除去される。ＯＳＧフイルム
４０をエッチングした後、残留ホトレジスト層８５、Ｂ
ＡＲＣ層７５、及び第一ハードマスク層５０の露出領域
を除去し、図１（ｄ）に例示した構造を与える。別法と
して、ホトレジスト層８５及びＢＡＲＣ７５は、低ｋ誘
電体４０に対する望ましくない衝撃を減少させるため、
誘電体層４０のエッチングを開始する前にストリップし
てもよい。 【０００９】低ｋ誘電体層の露出領域を、次に図１
（ｅ）に示すようにエッチングし、第一トレンチ構造体
の上に位置する第二トレンチ構造体を形成する。エッチ
ング停止層３０の露出部分を除去し、図１（ｆ）に示す
ように、ライナー層９０及び銅領域１００を形成する。
フイルム堆積及び化学的・機械的研削（ＣＭＰ）のよう
な標準的半導体処理法を用いてライナー層９０及び銅領
域１００を形成することができる。ダマシーン法の更に
別の態様として、ＣＭＰを用いてハードマスク層５０及
び６０を除去することができる。典型的には、先ず厚い
銅層を形成し、次にＣＭＰ法により過剰の銅を除去する
ことにより銅領域１００を形成する。ＣＭＰを用いたハ
ードマスク層５０及び６０の除去は、研削条件を変える
ことにより、この銅ＣＭＰ除去工程中に組込むことがで
きる。低ｋ誘電体中に形成されたトレンチを充填するた
め、銅の外にどのような適当な伝導性材料でも用いるこ
とができる。 【００１０】本発明の更に別の態様が、図２（ａ）〜２
（ｇ）に示されている。図２（ａ）に示したように、銅
層２０及び第一誘電体層１０の上に第一エッチング停止
層３０を形成する。誘電体層１０を、トランジスタ、ダ
イオード等のような種々の電子装置を有する珪素基体の
上に形成する。銅層２０は、珪素基体中に含まれている
電子装置から構成された集積回路の銅配線の一部を表し
ている。多段配線方式では、ここに記載する層１０及び
２０は、一般に以前の配線レベルを表している。第一エ
ッチング停止層は、窒化珪素（ＳｉＮ）、炭化珪素（Ｓ
ｉＣ）、又はどのような適当な材料を含んでいてもよ
い。エッチング停止層３０を形成した後、低い（即ち、
３．０より小さい）比誘電率を有する第一誘電体層４２
をエッチング停止層３０の上に形成する。本発明の一つ
の態様として、この低ｋ誘電体層４２は有機珪酸塩ガラ
ス（ＯＳＧ）からなり、それは約２．８の比誘電率を有
する。ＯＳＧの外に、どのような適当な低ｋ誘電体材料
を用いて第一誘電体層４２を形成してもよい。第一低ｋ
誘電体層４２を形成した後、第二エッチング停止層１１
０をその第一低ｋ誘電体層４２の上に形成する。この第
二エッチング停止層は、窒化珪素（ＳｉＮ）、炭化珪素
（ＳｉＣ）、及び他の適当な材料を含む。第二低ｋ誘電
体（即ち、比誘電率が３．０より小さい）フイルム４４
を第二エッチング停止層１１０の上に形成する。本発明
の一つの態様として、この第二低ｋ誘電体フイルムはＯ
ＳＧ又は他の適当な材料を含むであろう。第二低ｋ誘電
体フイルム４４の上に、第一ハードマスク層５０を形成
する。この第一ハードマスク層５０は、炭化珪素（Ｓｉ
Ｃ）、窒化珪素（ＳｉＮ）、及び他の適当な材料からな
る群から選択された材料を含む。第一ハードマスク層５
０を形成した後、第二ハードマスク層６０をその第一ハ
ードマスク層の上に形成する。この第二ハードマスク層
は、アルミ化チタン（ＴｉＡｌ）、窒化アルミニウムチ
タン（ＴｉＡｌＮ）、窒化チタン（ＴｉＮ）、窒化アル
ミニウム（ＡｌＮ）、アルミ化タンタル（ＴａＡｌ）、
窒化アルミニウムタンタル（ＴａＡｌＮ）、又はこれら
種々の合金の層のいずれかの組合せからなる群から選択
された材料を含む。本発明の一つの態様として、ｘが０
〜１００％の範囲、一層好ましくは２５％〜４０％の範
囲にあるＴｉ(1-x)ＡｌxＮを用いる。ｘが２５％〜４０
％の範囲にあるＴｉ(1-x)ＡｌxＮフイルムの場合、ＯＳ
ＧのＴｉ(1-x)ＡｌxＮに対するエッチング速度選択性
は、約１５：１である。従って、ＯＳＧフイルムはＴｉ
(1-x)ＡｌxＮフイルムよりも約１５倍早くエッチングさ
れるであろう。第二ハードマスク層６０を形成した後、
底側反射防止被覆（ＢＡＲＣ）層７０及びホトレジスト
層８０を形成し、図２（ａ）に示すようにパターン化す
る。ＢＡＲＣ層７０は場合により用いる層である。 【００１１】図２（ｂ）には、ＢＡＲＣ層７０及び第二
ハードマスク層６０をエッチングし、ホトレジスト及び
ＢＡＲＣをストリップした後の図２（ａ）の構造体が示
されている。本発明の一つの態様として、Ｔｉ(1-x)Ａ
ｌxＮ第二ハードマスク層６０をＢＣｌ3、Ｃｌ2、及び
他のＮ2、Ａｒのような添加剤を用い、約８００Ｗ〜１
５００Ｗのプラズマ電源及び約５０〜２５０Ｗのバイア
ス電力を用いた乾式プラズマエッチング法でエッチング
する。ＢＣｌ3及びＣｌ2の流量は、夫々０〜１５０ｓｃ
ｃｍ及び５０〜２００ｓｃｃｍであり、室の圧力は約５
〜２０ｍトールである。 【００１２】第二ハードマスク層をエッチングした後、
ホトレジスト８０及びＢＡＲＣ７０を酸素に基づくプラ
ズマでストリップ除去する。ホトレジストをストリップ
するために、Ｈ2及び（又は）Ｎ2のような別のプラズマ
を用いてもよい。場合により存在することがある残留物
を除去するため湿式清浄化を用いる。清浄化工程後、第
二ＢＡＲＣ層７５及び第二ホトレジスト層８５を図２
（ｂ）の構造体の上に形成し、パターン化して図２
（ｃ）に示すようなものにする。第二パターン化ホトレ
ジスト層８５を形成した後、第一ハードマスク層５０の
露出部分をエッチングし、ホトレジスト８５及びＢＡＲ
Ｃ層７５を、Ｈ2又はＮ2プラズマでストリップする。ホ
トレジストをストリップするためには、酸素プラズマが
低ｋ誘電体層４４の性質を変化するならば、それは使用
しないようにする必要があることがある。エッチング残
留物を除去するために、場合によりホトレジストストリ
ップ後に湿式清浄化を行う。バイア対トレンチが不整合
になっている場合には、バイア開口用第一ハードマスク
エッチングの前に、付加的第二ハードマスクエッチング
が必要である。 【００１３】ホトレジスト８５及びＢＡＲＣ７５層を除
去した後、図２（ｄ）に示すように低ｋ誘電体層４４を
にエッチングする。第二ＯＳＧ低ｋ誘電体フイルム４４
の場合、５〜１０ｓｃｃｍのＣ4Ｆ8、５０〜３００ｓｃ
ｃｍのＮ2、及び５０〜２００ｓｃｃｍのＣＯの流量、
約９００Ｗ〜２０００Ｗのプラズマ電源を用いたＣ4Ｆ8
／Ｎ2／ＣＯプラズマによる処理を用いることができ
る。第二エッチング停止層１１０上でのエッチング停止
は、図２（ｄ）に示されている。 【００１４】第二エッチング停止層１１０の露出領域及
び第一ハードマスク５０の露出部分を、次に図２（ｅ）
に示すように、第二ハードマスク６０をエッチングマス
クとして用いて除去する。低ｋ誘電体層４４及び４２の
露出部分を同時にエッチングする。エッチング工程は、
図２（ｆ）に示したように、トレンチ部分中、エッチン
グ停止層１１０に到達し、バイア部分でエッチング停止
層３０に到達した時に完了する。エッチング停止層３０
の露出部分を除去し、トレンチエッチング停止層１１０
の露出部分を同様にエッチングしてもよい。図２（ｇ）
に示すように、ライナー層９０及び銅領域１００を形成
する。フイルム堆積及び化学的・機械的研削（ＣＭＰ）
のような標準的半導体処理法を用いてライナー層９０及
び銅領域１００を形成することができる。ダマシーン法
の更に別の態様として、ＣＭＰを用いてハードマスク層
５０及び６０を除去することができる。典型的には、先
ず厚い銅層を形成し、次にＣＭＰ法により過剰の銅を除
去することにより銅領域１００を形成する。ＣＭＰを用
いたハードマスク層５０及び６０の除去は、研削条件を
変えることにより、この銅ＣＭＰ除去工程中に組込むこ
とができる。種々のトレンチ構造を充填するため、銅の
外にどのような適当な伝導性材料でも用いることができ
る。 【００１５】本発明を、例示的態様に関して記述してき
たが、この記述は限定的意味で解釈されるべきではな
い。本発明の他の態様と同様、例示した態様の種々の修
正及び組合せも、その記述を参照して当業者には明らか
になるであろう。従って、特許請求の範囲はそのような
修正又は態様を全て包含するものである。 【００１６】以上の説明に関して更に以下の項を開示す
る。 （１） 一つ以上の電子装置を有する珪素基体を与え、
前記珪素基体上に第一誘電体層を形成し、前記第一誘電
体層の上に比誘電率が３．０より小さな第二誘電体層を
形成し、前記第二誘電体層の上に第一ハードマスク層を
形成し、前記第一ハードマスク層の上に、アルミ化チタ
ン（ＴｉＡｌ）、窒化アルミニウムチタン（ＴｉＡｌ
Ｎ）、窒化チタン（ＴｉＮ）、窒化アルミニウム（Ａｌ
Ｎ）、アルミ化タンタル（ＴａＡｌ）、及び窒化アルミ
ニウムタンタル（ＴａＡｌＮ）からなる群から選択され
た材料を含む第二ハードマスク層を形成し、前記第二誘
電体層中にトレンチを形成し、そして前記トレンチを伝
導性材料で充填する、ことを包含する配線形成法。 （２） 第二誘電体層がＯＳＧである、（１）に記載の
方法。 （３） 伝導性材料が銅である、（１）に記載の方法。 （４） 第一ハードマスク層を形成するために用いる材
料を、炭化珪素及び窒化珪素からなる群から選択する、
（１）に記載の方法。 （５） 一つ以上の電子装置を有する珪素基体を与え、
前記珪素基体上に第一誘電体層を形成し、前記第一誘電
体層の上に比誘電率が３．０より小さな第二誘電体層を
形成し、前記第二誘電体層の上に第一ハードマスク層を
形成し、前記第一ハードマスク層の上に、アルミ化チタ
ン（ＴｉＡｌ）、窒化アルミニウムチタン（ＴｉＡｌ
Ｎ）、窒化チタン（ＴｉＮ）、窒化アルミニウム（Ａｌ
Ｎ）、アルミ化タンタル（ＴａＡｌ）、及び窒化アルミ
ニウムタンタル（ＴａＡｌＮ）からなる群から選択され
た材料を含む第二ハードマスク層を形成し、前記第二ハ
ードマスク層中に第一幅を有する第一開口をエッチング
し、前記第二誘電体層中に、前記第一幅より狭い第二幅
を有する第一トレンチを形成し、前記第一ハードマスク
層中に第一幅を有する第二開口をエッチングし、前記第
二誘電体層中に、前記第一トレンチの上に位置する、第
一幅の第二トレンチを形成し、そして前記第一及び第二
トレンチを伝導性材料で充填する、ことを包含する配線
形成法。 （６） 第二誘電体層がＯＳＧである、（５）に記載の
方法。 （７） 伝導性材料が銅である、（５）に記載の方法。 （８） 第一ハードマスクが、窒化珪素及び炭化珪素か
らなる群から選択された材料からなる、（５）に記載の
方法。 （９） 本発明は、二重ハードマスク二重ダマシーン法
を用いて集積回路配線を形成する方法を開示する。第一
ハードマスク層（５０）及び第二ハードマスク層（６
０）を低ｋ誘電体層（４０）の上に形成する。先ず第二
ハードマスクによりトレンチパターンを定め、次に第一
ハードマスクによりバイアパターンを定める。パターン
化時の低ｋ誘電体（４０）とホトレジスト（８０）との
相互作用は防止されている。誘電体エッチングを開始す
る前に、ＢＡＲＣ及びホトレジストをストリップし、ホ
トレジストストリップ中のハードマスクにより低ｋ誘電
体材料層を保護するようにする。
【図面の簡単な説明】
【図１】図１において、図１（ａ）〜１（ｆ）は、本発
明の第一の態様を例示する断面図である。 【図２】図２において、図２（ａ）〜２（ｇ）は、本発
明の第二の態様を例示する断面図である。 【符号の説明】 １０ 誘電体層 ２０ 銅層 ３０ エッチング停止層 ４０ 誘電体層 ４２ 低ｋ誘電体フイルム ４４ 低ｋ誘電体フイルム ５０ 第一ハードマスク層 ６０ 第二ハードマスク層 ７０ ＢＡＲＣ層 ７５ 第二ＢＡＲＣ層 ８０ ホトレジスト層 ８５ 第二ホトレジスト層 ９０ ライナー層 １００ 銅領域 １１０ 第二エッチング停止層
明の第一の態様を例示する断面図である。 【図２】図２において、図２（ａ）〜２（ｇ）は、本発
明の第二の態様を例示する断面図である。 【符号の説明】 １０ 誘電体層 ２０ 銅層 ３０ エッチング停止層 ４０ 誘電体層 ４２ 低ｋ誘電体フイルム ４４ 低ｋ誘電体フイルム ５０ 第一ハードマスク層 ６０ 第二ハードマスク層 ７０ ＢＡＲＣ層 ７５ 第二ＢＡＲＣ層 ８０ ホトレジスト層 ８５ 第二ホトレジスト層 ９０ ライナー層 １００ 銅領域 １１０ 第二エッチング停止層
【手続補正書】
【提出日】平成１４年８月７日（２００２．８．７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１ａ】図１（ａ）は、本発明の第一の態様を例示す
る断面図である。 【図１ｂ】図１（ｂ）は、本発明の第一の態様を例示す
る断面図である。 【図１ｃ】図１（ｃ）は、本発明の第一の態様を例示す
る断面図である。 【図１ｄ】図１（ｄ）は、本発明の第一の態様を例示す
る断面図である。 【図１ｅ】図１（ｅ）は、本発明の第一の態様を例示す
る断面図である。 【図１ｆ】図１（ｆ）は、本発明の第一の態様を例示す
る断面図である。 【図２ａ】図２（ａ）は、本発明の第二の態様を例示す
る断面図である。 【図２ｂ】図２（ｂ）は、本発明の第二の態様を例示す
る断面図である。 【図２ｃ】図２（ｃ）は、本発明の第二の態様を例示す
る断面図である。 【図２ｄ】図２（ｄ）は、本発明の第二の態様を例示す
る断面図である。 【図２ｅ】図２（ｅ）は、本発明の第二の態様を例示す
る断面図である。 【図２ｆ】図２（ｆ）は、本発明の第二の態様を例示す
る断面図である。 【図２ｇ】図２（ｇ）は、本発明の第二の態様を例示す
る断面図である。 【手続補正２】 【補正対象書類名】図面 【補正対象項目名】全図 【補正方法】変更 【補正内容】 【図１ａ】 【図１ｂ】 【図１ｃ】 【図１ｄ】 【図１ｅ】 【図１ｆ】 【図２ａ】 【図２ｂ】 【図２ｃ】 【図２ｄ】 【図２ｅ】 【図２ｆ】 【図２ｇ】
る断面図である。 【図１ｂ】図１（ｂ）は、本発明の第一の態様を例示す
る断面図である。 【図１ｃ】図１（ｃ）は、本発明の第一の態様を例示す
る断面図である。 【図１ｄ】図１（ｄ）は、本発明の第一の態様を例示す
る断面図である。 【図１ｅ】図１（ｅ）は、本発明の第一の態様を例示す
る断面図である。 【図１ｆ】図１（ｆ）は、本発明の第一の態様を例示す
る断面図である。 【図２ａ】図２（ａ）は、本発明の第二の態様を例示す
る断面図である。 【図２ｂ】図２（ｂ）は、本発明の第二の態様を例示す
る断面図である。 【図２ｃ】図２（ｃ）は、本発明の第二の態様を例示す
る断面図である。 【図２ｄ】図２（ｄ）は、本発明の第二の態様を例示す
る断面図である。 【図２ｅ】図２（ｅ）は、本発明の第二の態様を例示す
る断面図である。 【図２ｆ】図２（ｆ）は、本発明の第二の態様を例示す
る断面図である。 【図２ｇ】図２（ｇ）は、本発明の第二の態様を例示す
る断面図である。 【手続補正２】 【補正対象書類名】図面 【補正対象項目名】全図 【補正方法】変更 【補正内容】 【図１ａ】 【図１ｂ】 【図１ｃ】 【図１ｄ】 【図１ｅ】 【図１ｆ】 【図２ａ】 【図２ｂ】 【図２ｃ】 【図２ｄ】 【図２ｅ】 【図２ｆ】 【図２ｇ】
フロントページの続き
(72)発明者 ケネス ディー、ブレナン
アメリカ合衆国 テキサス、オースティ
ン、デュプリー サークル 2610
(72)発明者 ピン ジァン
アメリカ合衆国 テキサス、プラノ、グレ
イ ウルフ ドライブ 6708
Ｆターム(参考） 5F004 DA00 DA04 DA11 DA23 DA25
DB08 DB12 DB23 EA04 EA05
EB01 EB03
5F033 HH11 JJ01 JJ11 MM02 QQ09
QQ10 QQ12 QQ25 QQ28 QQ48
RR01 RR06 RR25
Claims (1)
- 【特許請求の範囲】 【請求項１】 一つ以上の電子装置を有する珪素基体を
与え、 前記珪素基体上に第一誘電体層を形成し、 前記第一誘電体層の上に比誘電率が３．０より小さな第
二誘電体層を形成し、 前記第二誘電体層の上に第一ハードマスク層を形成し、 前記第一ハードマスク層の上に、アルミ化チタン（Ｔｉ
Ａｌ）、窒化アルミニウムチタン（ＴｉＡｌＮ）、窒化
チタン（ＴｉＮ）、窒化アルミニウム（ＡｌＮ）、アル
ミ化タンタル（ＴａＡｌ）、及び窒化アルミニウムタン
タル（ＴａＡｌＮ）からなる群から選択された材料を含
む第二ハードマスク層を形成し、 前記第二誘電体層中にトレンチを形成し、そして前記ト
レンチを伝導性材料で充填する、ことを包含する配線形
成法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US901416 | 1997-07-28 | ||
| US09/901,416 US20030008490A1 (en) | 2001-07-09 | 2001-07-09 | Dual hardmask process for the formation of copper/low-k interconnects |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100871A true JP2003100871A (ja) | 2003-04-04 |
Family
ID=25414132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002199893A Pending JP2003100871A (ja) | 2001-07-09 | 2002-07-09 | 銅／低ｋ配線を形成するための二重ハードマスク法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20030008490A1 (ja) |
| EP (1) | EP1276147A3 (ja) |
| JP (1) | JP2003100871A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003077920A (ja) * | 2001-09-04 | 2003-03-14 | Nec Corp | 金属配線の形成方法 |
| JP2007173795A (ja) * | 2005-12-22 | 2007-07-05 | Internatl Business Mach Corp <Ibm> | 相互接続構造体を形成する方法 |
| CN1332436C (zh) * | 2003-06-13 | 2007-08-15 | 因芬尼昂技术股份公司 | 使用于双镶嵌蚀刻方法的双层金属硬屏蔽 |
| KR100838395B1 (ko) | 2006-02-27 | 2008-06-13 | 주식회사 하이닉스반도체 | 하드마스크층을 이용한 반도체 소자의 제조 방법 |
| JP2014072228A (ja) * | 2012-09-27 | 2014-04-21 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2014082400A (ja) * | 2012-10-18 | 2014-05-08 | Renesas Electronics Corp | 半導体装置の製造方法 |
| US8895431B2 (en) | 2010-10-07 | 2014-11-25 | Panasonic Corporation | Method for fabricating semiconductor device |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696222B2 (en) * | 2001-07-24 | 2004-02-24 | Silicon Integrated Systems Corp. | Dual damascene process using metal hard mask |
| US6555467B2 (en) * | 2001-09-28 | 2003-04-29 | Sharp Laboratories Of America, Inc. | Method of making air gaps copper interconnect |
| KR100428791B1 (ko) * | 2002-04-17 | 2004-04-28 | 삼성전자주식회사 | 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법 |
| TW546771B (en) * | 2002-05-13 | 2003-08-11 | Nanya Technology Corp | Manufacturing method of dual damascene structure |
| KR100454130B1 (ko) * | 2002-05-28 | 2004-10-26 | 삼성전자주식회사 | 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법 |
| US6797630B1 (en) * | 2002-06-28 | 2004-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Partial via hard mask open on low-k dual damascene etch with dual hard mask (DHM) approach |
| US7214609B2 (en) | 2002-12-05 | 2007-05-08 | Texas Instruments Incorporated | Methods for forming single damascene via or trench cavities and for forming dual damascene via cavities |
| DE10301243B4 (de) * | 2003-01-15 | 2009-04-16 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Schaltungsanordnung, insbesondere mit Kondensatoranordnung |
| US7915085B2 (en) * | 2003-09-18 | 2011-03-29 | Cree, Inc. | Molded chip fabrication method |
| US20050245074A1 (en) * | 2004-04-29 | 2005-11-03 | Ping Jiang | In-situ etch-stop etch and ashing in association with damascene processing in forming semiconductor interconnect structures |
| JP2006013190A (ja) | 2004-06-28 | 2006-01-12 | Rohm Co Ltd | 半導体装置の製造方法 |
| US7531448B2 (en) * | 2005-06-22 | 2009-05-12 | United Microelectronics Corp. | Manufacturing method of dual damascene structure |
| DE102005030588B4 (de) * | 2005-06-30 | 2008-10-16 | Advanced Micro Devices, Inc., Sunnyvale | Technik zum Reduzieren des Ätzschadens während der Herstellung von Kontaktdurchführungen und Gräben in Zwischenschichtdielektrika |
| US20070093069A1 (en) * | 2005-10-21 | 2007-04-26 | Chien-Hua Tsai | Purge process after dry etching |
| US7435676B2 (en) * | 2006-01-10 | 2008-10-14 | International Business Machines Corporation | Dual damascene process flow enabling minimal ULK film modification and enhanced stack integrity |
| US7902066B2 (en) * | 2006-09-26 | 2011-03-08 | Chartered Semiconductor Manufacturing, Ltd. | Damascene contact structure for integrated circuits |
| US7977244B2 (en) * | 2006-12-18 | 2011-07-12 | United Microelectronics Corp. | Semiconductor manufacturing process |
| US8501395B2 (en) * | 2007-06-04 | 2013-08-06 | Applied Materials, Inc. | Line edge roughness reduction and double patterning |
| US7884019B2 (en) * | 2007-06-07 | 2011-02-08 | Texas Instruments Incorporated | Poison-free and low ULK damage integration scheme for damascene interconnects |
| US20090314743A1 (en) * | 2008-06-20 | 2009-12-24 | Hong Ma | Method of etching a dielectric layer |
| US8252699B2 (en) * | 2010-11-22 | 2012-08-28 | Applied Materials, Inc. | Composite removable hardmask |
| US8735283B2 (en) * | 2011-06-23 | 2014-05-27 | International Business Machines Corporation | Method for forming small dimension openings in the organic masking layer of tri-layer lithography |
| US9129965B2 (en) * | 2013-03-14 | 2015-09-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices and methods of manufacture thereof |
| US9209136B2 (en) * | 2013-04-01 | 2015-12-08 | Intel Corporation | Hybrid carbon-metal interconnect structures |
| KR102055206B1 (ko) * | 2013-07-08 | 2019-12-12 | 삼성전자주식회사 | 레이아웃 분할 방법 및 이를 이용한 반도체 소자 제조 방법 |
| US20150104938A1 (en) * | 2013-10-16 | 2015-04-16 | United Microelectronics Corporation | Method for forming damascene opening and applications thereof |
| US9087824B2 (en) * | 2013-12-17 | 2015-07-21 | Texas Instruments Incorporated | Use of dielectric slots for reducing via resistance in dual damascene process |
| US9287372B2 (en) * | 2013-12-27 | 2016-03-15 | Taiwan Semiconductor Manufacturing Company Limited | Method of forming trench on FinFET and FinFET thereof |
| CN104979273B (zh) * | 2014-04-04 | 2018-02-16 | 中芯国际集成电路制造(上海)有限公司 | 形成互连结构的方法 |
| US9646876B2 (en) | 2015-02-27 | 2017-05-09 | Applied Materials, Inc. | Aluminum nitride barrier layer |
| WO2017049267A1 (en) | 2015-09-19 | 2017-03-23 | Applied Materials, Inc. | Titanium-compound based hard mask films |
| US10770344B2 (en) | 2019-01-09 | 2020-09-08 | Globalfoundries Inc. | Chamferless interconnect vias of semiconductor devices |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340435B1 (en) * | 1998-02-11 | 2002-01-22 | Applied Materials, Inc. | Integrated low K dielectrics and etch stops |
| TW389988B (en) * | 1998-05-22 | 2000-05-11 | United Microelectronics Corp | Method for forming metal interconnect in dielectric layer with low dielectric constant |
| JP3657788B2 (ja) * | 1998-10-14 | 2005-06-08 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6060380A (en) * | 1998-11-06 | 2000-05-09 | Advanced Micro Devices, Inc. | Antireflective siliconoxynitride hardmask layer used during etching processes in integrated circuit fabrication |
| US6184142B1 (en) * | 1999-04-26 | 2001-02-06 | United Microelectronics Corp. | Process for low k organic dielectric film etch |
-
2001
- 2001-07-09 US US09/901,416 patent/US20030008490A1/en not_active Abandoned
-
2002
- 2002-07-09 EP EP02100795A patent/EP1276147A3/en not_active Withdrawn
- 2002-07-09 JP JP2002199893A patent/JP2003100871A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003077920A (ja) * | 2001-09-04 | 2003-03-14 | Nec Corp | 金属配線の形成方法 |
| CN1332436C (zh) * | 2003-06-13 | 2007-08-15 | 因芬尼昂技术股份公司 | 使用于双镶嵌蚀刻方法的双层金属硬屏蔽 |
| JP2007173795A (ja) * | 2005-12-22 | 2007-07-05 | Internatl Business Mach Corp <Ibm> | 相互接続構造体を形成する方法 |
| KR100838395B1 (ko) | 2006-02-27 | 2008-06-13 | 주식회사 하이닉스반도체 | 하드마스크층을 이용한 반도체 소자의 제조 방법 |
| US8895431B2 (en) | 2010-10-07 | 2014-11-25 | Panasonic Corporation | Method for fabricating semiconductor device |
| JP5834189B2 (ja) * | 2010-10-07 | 2015-12-16 | パナソニックＩｐマネジメント株式会社 | 半導体装置の製造方法 |
| JP2014072228A (ja) * | 2012-09-27 | 2014-04-21 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2014082400A (ja) * | 2012-10-18 | 2014-05-08 | Renesas Electronics Corp | 半導体装置の製造方法 |
| US9123537B2 (en) | 2012-10-18 | 2015-09-01 | Renesas Electronics Corporation | Method of manufacturing semiconductor device including forming trench pattern in a mask film |
| US9236291B2 (en) | 2012-10-18 | 2016-01-12 | Renesas Electronics Corporation | Method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030008490A1 (en) | 2003-01-09 |
| EP1276147A2 (en) | 2003-01-15 |
| EP1276147A3 (en) | 2003-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003100871A (ja) | 銅／低ｋ配線を形成するための二重ハードマスク法 | |
| US6274499B1 (en) | Method to avoid copper contamination during copper etching and CMP | |
| US8299617B2 (en) | Method and apparatus for forming metal-metal oxide etch stop/barrier for integrated circuit interconnects | |
| US6713402B2 (en) | Methods for polymer removal following etch-stop layer etch | |
| US6599830B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6913994B2 (en) | Method to form Cu/OSG dual damascene structure for high performance and reliable interconnects | |
| US7129162B2 (en) | Dual cap layer in damascene interconnection processes | |
| US6410426B1 (en) | Damascene cap layer process for integrated circuit interconnects | |
| US6472317B1 (en) | Dual damascene arrangement for metal interconnection with low k dielectric constant materials in dielectric layers | |
| JP5334616B2 (ja) | 相互接続を作製するための方法 | |
| US6130157A (en) | Method to form an encapsulation layer over copper interconnects | |
| JP2009135518A (ja) | 相互接続の製造方法 | |
| US6376361B1 (en) | Method to remove excess metal in the formation of damascene and dual interconnects | |
| JP2003179136A (ja) | デュアルダマシン半導体製造のためのマスク層及び相互接続構造 | |
| US7022600B2 (en) | Method of forming dual damascene interconnection using low-k dielectric material | |
| US6900123B2 (en) | BARC etch comprising a selective etch chemistry and a high polymerizing gas for CD control | |
| US7005375B2 (en) | Method to avoid copper contamination of a via or dual damascene structure | |
| US6465343B1 (en) | Method for forming backend interconnect with copper etching and ultra low-k dielectric materials | |
| JP2002329714A (ja) | エッチング中にガスを切り替えてエッチングの特性を調節する方法 | |
| US6927160B1 (en) | Fabrication of copper-containing region such as electrical interconnect | |
| KR100369746B1 (ko) | 반도체 장치의 제조방법 | |
| US7112537B2 (en) | Method of fabricating interconnection structure of semiconductor device | |
| KR100571696B1 (ko) | 반도체 소자의 제조 방법 | |
| US7381638B1 (en) | Fabrication technique using sputter etch and vacuum transfer | |
| KR20030002119A (ko) | 듀얼 다마신 공정에 의한 비아홀 형성 방법 |