KR20080076236A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

Info

Publication number
KR20080076236A
KR20080076236A KR1020070015904A KR20070015904A KR20080076236A KR 20080076236 A KR20080076236 A KR 20080076236A KR 1020070015904 A KR1020070015904 A KR 1020070015904A KR 20070015904 A KR20070015904 A KR 20070015904A KR 20080076236 A KR20080076236 A KR 20080076236A
Authority
KR
South Korea
Prior art keywords
film
forming
capping
layer
hard mask
Prior art date
Application number
KR1020070015904A
Other languages
English (en)
Inventor
조직호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070015904A priority Critical patent/KR20080076236A/ko
Priority to US11/962,524 priority patent/US20080200027A1/en
Priority to JP2007329430A priority patent/JP2008198990A/ja
Priority to CNA2008100023120A priority patent/CN101246846A/zh
Publication of KR20080076236A publication Critical patent/KR20080076236A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 반도체 기판 상부에 제1 절연막, 도전막 및 캡핑막을 형성하는 단계와, 상기 캡핑막 상부에 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 이용한 식각 공정으로 상기 캡핑막 및 상기 도전막을 식각하여 금속 배선을 형성하는 단계와, 상기 하드 마스크 패턴을 제거하는 단계와, 상기 금속 배선 사이가 절연되도록 상기 금속 배선을 포함한 상기 반도체 기판 상부에 제2 절연막을 형성하는 단계를 포함한다.
금속 배선, 캡핑막, 질화막, 브리지, 스퍼터링 방법, 비저항

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal wire in semiconductor device}
도 1a 내지 도 1d는 본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 나타낸 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 절연막
104 : 제2 베리어 메탈막 106 : 제2 도전막
106a : 금속 배선 108 : 캡핑막
110 : 하드 마스크막 110a : 아몰포스 카본막
110b : 실리콘 산화 질화막 112 : 포토레지스트막
112a : 포토레지스트 패턴 114 : 제2 절연막
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히, 금속 배선의 저항이 증가하는 현상을 방지하기 위한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
플래시 메모리 소자는 공정 단순화 및 결함(defect) 관리 측면에서 유리한 다마신(damascen) 구조를 이용하여 금속 배선을 형성하였으나, 60nm 이하로 소자가 고집적화되어 감에 따라 보다 작은 선 폭의 금속 배선에서 낮은 저항과 낮은 캐패시턴스를 구현하기 위해 RIE(Reactive Ion Etch) 스킴(scheme)으로 금속 배선을 형성하고 있다.
현재 금속 배선을 형성하기 위한 식각 공정 시 패턴의 미세화로 인하여 KrF 광원을 사용하는 노광 장비에서 ArF 광원을 사용하는 노광 장비로 변경하고 있다. 이러한 노광 장비의 변경으로 인하여 포토레지스트막의 두께를 감소시켜야 하는데, 기존의 포토레지스트막 스킴을 적용하면 두께가 감소한 포토레지스트막이 손실되어 소자의 프로파일(profile) 변화가 초래한다. 이를 방지하기 위해 금속 배선용 도전막 상부에 아몰포스 카본(amorphous carbon)막을 이용한 하드 마스크막을 적용하고 있다.
그러나, 아몰포스 카본막은 포토레지스트막 제거 공정과 세정 공정 시 반드시 제거되어 져야 하고, 아몰포스 카본막이 제거된 상태에서 금속 배선 사이를 절연시키기 위한 절연막 형성 공정이 진행되어 져야 한다. 이때, 절연막으로 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 이용하게 된다. 고밀도 플라즈마(HDP) 산화막을 이용할 경우 웨이퍼(wafer)가 위치하는 서셉터(susceptor) 지역 에 바이어스(bias)를 인가하여 이온 충격(Ion Bombardment) 효과를 발생시키는 스퍼터링(sputtering) 방법을 이용하게 된다. 이러한 스퍼터링 방법으로 인하여 금속 배선 상부가 일부 손실되고, 금속 배선의 손실로 인하여 증착 가스가 금속 배선 내로 유입되어 금속 배선의 비저항이 증가하게 된다.
또한, 스퍼터링 방법으로 인하여 금속 배선의 물질인 텅스텐(W) 원자가 금속 배선 사이에 재 증착되어 금속 배선 사이가 연결되는 브리지(bridge)를 유발시킨다.
본 발명은 금속 배선 사이를 절연시키기 위해 절연막 형성 공정 시 스퍼터링(sputtering) 방법을 이용하기 때문에 높은 에너지로 가속된 이온 충격으로 인하여 금속 배선이 일부 손실되나, 금속 배선 상부에 캡핑막을 형성함으로써 금속 배선이 손실되는 것을 방지할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성 방법은, 반도체 기판 상부에 제1 절연막, 도전막 및 캡핑막을 형성한다. 캡핑막 상부에 하드 마스크 패턴을 형성한다. 하드 마스크 패턴을 이용한 식각 공정으로 캡핑막 및 도전막을 식각하여 금속 배선을 형성한다. 하드 마스크 패턴을 제거한다. 금속 배선 사이가 절연되도록 금속 배선을 포함한 반도체 기판 상부에 제2 절연막을 형성한다.
상기에서, 제1 절연막과 도전막 사이에 베리어 메탈막을 더 형성한다. 캡핑막은 실리콘 질화막(SiN), 실리콘 산화막(SiO2) 또는 실리콘 산화 질화막(SiON)으로 형성한다. 캡핑막은 100Å 내지 1000Å의 두께로 형성한다. 하드 마스크 패턴은 아몰포스 카본막과 실리콘 산화 질화막을 적층 된 구조로 형성한다.
제2 절연막은 스퍼터링 방법을 이용하여 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성한다. 제2 절연막 형성 공정 시 스퍼터링 방법으로 인하여 캡핑막 상부가 일부 손실된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d는 본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 나타낸 소자의 단면도이다.
도 1a를 참조하면, 소자 분리막, 트랜지스터, 소스 콘택 플러그 등 소정의 구조(미도시)가 형성된 반도체 기판(100) 상부에 제1 절연막(102)을 형성한 후 제1 절연막(102)을 식각하여 콘택 홀을 형성한다. 콘택 저항을 감소시키기 위해 이온 주입 공정을 실시하여 반도체 기판(100) 내에 접합 영역(미도시)을 형성한 후 주입된 이온들을 활성화시키기 위해 열처리 공정을 실시한다.
그런 다음, 콘택 홀 내에 제1 베리어 메탈막(미도시)을 형성한 후 콘택 홀이 채워지도록 콘택 홀을 포함한 반도체 기판(100) 상부에 제1 도전막을 형성한다. 이 때, 제1 도전막은 텅스텐(W)막으로 형성한다. 제1 절연막(102) 상부가 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 콘택 플러그(미도시)를 형성한다.
그런 다음, 제1 절연막(102) 상부에 제2 베리어 메탈막(104), 금속 배선용 제2 도전막(106) 및 캡핑막(108)을 순차적으로 형성한다. 이때, 제2 도전막(106)은 텅스텐(W)막으로 형성하고, 캡핑막(108)은 실리콘 질화막(SiN), 실리콘 산화막(SiO2) 또는 실리콘 산화 질화막(SiON)으로 형성하되, 후속 공정인 제2 절연막 형성 공정 시 스퍼터링(sputtering) 방법에 의해 손실되고, 반응 가스가 금속 배선 내로 유입되는 것을 방지하기 위해 100Å 내지 1000Å의 두께로 형성한다.
그런 다음, 캡핑막(108) 상부에 하드 마스크막(110) 및 포토레지스트막(112)을 형성한다. 이때, 하드 마스크막(110)은 아몰포스 카본(Amorphous Carbon)막(110a)과 실리콘 산화 질화막(SiON; 110b)을 적층 된 구조로 형성한다.
도 1b를 참조하면, 노광 및 현상 공정으로 포토레지스트막(112)을 식각하여 포토레지스트 패턴(112a)을 형성한 후 포토레지스트 패턴(112a)을 식각 마스크로 하드 마스크막(110)을 식각한다. 포토레지스트 패턴(112a)과 하드 마스크막(110)을 식각 마스크로 캡핑막(108), 제2 도전막(106) 및 제2 베리어 메탈막(104)을 식각하여 금속 배선(106a)을 형성한다.
도 1c를 참조하면, 포토레지스트 패턴(112a)을 제거한 후 세정 공정을 실시하여 하드 마스크막(110)을 제거한다.
도 1d를 참조하면, 금속 배선(106a) 사이를 절연시키기 위해 금속 배선(106a)을 포함한 반도체 기판(100) 상부에 제2 절연막(114)을 형성한다. 이때, 제2 절연막(114)은 스퍼터링 방법을 이용하여 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성한다.
제2 절연막(114) 형성 공정 시 스퍼터링 방법을 이용하기 때문에 높은 에너지로 가속된 이온 충격으로 인하여 캡핑막(108) 상부가 일부 손실되나, 캡핑막(108)으로 인하여 금속 배선(106a)은 손실되지 않는다. 이로 인하여 금속 배선(106a)의 저항이 증가하는 것을 방지할 수 있다. 또한, 금속 배선(106a) 상부에 캡핑막(108)이 잔류하고 있기 때문에 제2 절연막(114) 형성 공정 시 사용되는 반응 가스가 금속 배선(106a) 내로 유입되는 것을 억제할 수 있다.
또한, 금속 배선(106a) 상부에 캡핑막(108)을 형성하지 않을 경우 제2 절연막(114) 형성 공정 시 스퍼티링 방법으로 인하여 금속 배선(106a) 사이에 텅스텐(W) 원자가 재 증착되어 금속 배선(106a) 사이가 연결되는 브리지(bridge)가 발생하는데, 금속 배선(106a) 상부에 캡핑막(108)을 형성함으로써 이를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 제2 절연막 형성 공정 시 스퍼터링(sputtering) 방법을 이용하기 때문에 높은 에너지로 가속된 이온 충격으로 인하여 캡핑막 상부가 일부 손실되나, 금속 배선 상부에 캡핑막이 형성되어 있기 때문에 금속 배선이 손실되는 것을 방지할 수 있다.
둘째, 캡핑막 형성 공정으로 제2 절연막 형성 공정 시 금속 배선이 손실되는 것을 방지함으로써 금속 배선의 저항이 증가하는 것을 방지할 수 있다.
셋째, 금속 배선 상부에 캡핑막이 잔류하고 있기 때문에 제2 절연막 형성 공정 시 사용되는 반응 가스가 금속 배선 내로 유입되는 것을 억제할 수 있다.

Claims (8)

  1. 반도체 기판 상부에 제1 절연막, 도전막 및 캡핑막을 형성하는 단계;
    상기 캡핑막 상부에 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 이용한 식각 공정으로 상기 캡핑막 및 상기 도전막을 식각하여 금속 배선을 형성하는 단계;
    상기 하드 마스크 패턴을 제거하는 단계; 및
    상기 금속 배선 사이가 절연되도록 상기 금속 배선을 포함한 상기 반도체 기판 상부에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에 있어서,
    상기 제1 절연막과 상기 도전막 사이에 베리어 메탈막을 더 형성하는 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에 있어서,
    상기 캡핑막은 실리콘 질화막(SiN), 실리콘 산화막(SiO2) 또는 실리콘 산화 질화막(SiON)으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  4. 제1항에 있어서,
    상기 캡핑막은 100Å 내지 1000Å의 두께로 형성하는 반도체 소자의 금속 배선 형성 방법.
  5. 제1항에 있어서,
    상기 하드 마스크 패턴은 아몰포스 카본막과 실리콘 산화 질화막을 적층 된 구조로 형성하는 반도체 소자의 금속 배선 형성 방법.
  6. 제1항에 있어서,
    상기 제2 절연막은 스퍼터링 방법을 이용하는 반도체 소자의 금속 배선 형성 방법.
  7. 제1항에 있어서,
    상기 제2 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  8. 제6항에 있어서,
    상기 제2 절연막 형성 공정 시 상기 스퍼터링 방법으로 인하여 상기 캡핑막 상부가 일부 손실되는 반도체 소자의 금속 배선 형성 방법.
KR1020070015904A 2007-02-15 2007-02-15 반도체 소자의 금속 배선 형성 방법 KR20080076236A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070015904A KR20080076236A (ko) 2007-02-15 2007-02-15 반도체 소자의 금속 배선 형성 방법
US11/962,524 US20080200027A1 (en) 2007-02-15 2007-12-21 Method of forming metal wire in semiconductor device
JP2007329430A JP2008198990A (ja) 2007-02-15 2007-12-21 半導体素子の金属配線形成方法
CNA2008100023120A CN101246846A (zh) 2007-02-15 2008-01-08 在半导体器件中形成金属线的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070015904A KR20080076236A (ko) 2007-02-15 2007-02-15 반도체 소자의 금속 배선 형성 방법

Publications (1)

Publication Number Publication Date
KR20080076236A true KR20080076236A (ko) 2008-08-20

Family

ID=39707051

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070015904A KR20080076236A (ko) 2007-02-15 2007-02-15 반도체 소자의 금속 배선 형성 방법

Country Status (4)

Country Link
US (1) US20080200027A1 (ko)
JP (1) JP2008198990A (ko)
KR (1) KR20080076236A (ko)
CN (1) CN101246846A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8617982B2 (en) * 2010-10-05 2013-12-31 Novellus Systems, Inc. Subtractive patterning to define circuit components
CN103875111B (zh) 2011-10-14 2016-10-19 托普索公司 堆叠组件
US20150147839A1 (en) * 2013-11-26 2015-05-28 Infineon Technologies Dresden Gmbh Method for manufacturing a semiconductor device
US9899234B2 (en) 2014-06-30 2018-02-20 Lam Research Corporation Liner and barrier applications for subtractive metal integration

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6559033B1 (en) * 2001-06-27 2003-05-06 Lsi Logic Corporation Processing for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines
KR100510558B1 (ko) * 2003-12-13 2005-08-26 삼성전자주식회사 패턴 형성 방법
KR100724630B1 (ko) * 2006-01-06 2007-06-04 주식회사 하이닉스반도체 반도체소자의 제조 방법

Also Published As

Publication number Publication date
JP2008198990A (ja) 2008-08-28
CN101246846A (zh) 2008-08-20
US20080200027A1 (en) 2008-08-21

Similar Documents

Publication Publication Date Title
JP3829162B2 (ja) 半導体素子の導電配線形成方法
US8450212B2 (en) Method of reducing critical dimension process bias differences between narrow and wide damascene wires
US7790601B1 (en) Forming interconnects with air gaps
US20100173491A1 (en) Method of manufacturing a semiconductor device
JP2005045176A (ja) 半導体装置及びその製造方法
WO2007149720A2 (en) Semiconductive device having resist poison aluminum oxide barrier and method of manufacture
KR100772681B1 (ko) 반도체 소자의 스토리지노드콘택홀 형성 방법
KR20080076236A (ko) 반도체 소자의 금속 배선 형성 방법
JP4891864B2 (ja) ビット線コンタクトプラグを形成する方法
JP2005005697A (ja) 半導体装置の製造方法
CN109755175B (zh) 互连结构及其形成方法
JP2006032721A (ja) 半導体装置の製造方法
JP2007189054A (ja) 半導体装置の製造方法
US20230369064A1 (en) Pre-etch treatment for metal etch
KR100854863B1 (ko) 반도체 소자의 제조방법
KR100876860B1 (ko) 반도체 소자의 다층금속배선 형성방법
KR100643567B1 (ko) 반도체 메모리 소자의 랜딩 플러그 콘택 형성 방법
KR100604759B1 (ko) 반도체 소자의 제조 방법
KR100509434B1 (ko) 포토레지스트 점착성 개선 방법
KR100895230B1 (ko) 반도체 장치 및 그 제조 방법, 건식 에칭 방법 및 건식 에칭 장치, 그리고 배선 재료의 제작 방법
JPH09129729A (ja) 接続孔の形成方法
JP2006525651A (ja) ｌｏｗ−ｋ誘電体の最上部に反射防止特性を持つキャップ層の形成法
KR20030091452A (ko) 피팅 현상을 방지하는 패턴 형성 방법
KR20050117108A (ko) 반도체 소자의 콘택홀 형성 방법
KR20040043643A (ko) 금속 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application