JP2006525651A - ｌｏｗ−ｋ誘電体の最上部に反射防止特性を持つキャップ層の形成法 - Google Patents

ｌｏｗ−ｋ誘電体の最上部に反射防止特性を持つキャップ層の形成法 Download PDF

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Abstract

low-k誘電体層（２０６）上にマルチ層スタック（２３０）を形成する方法が開示されている。マルチ層スタック（２３０）は化学機械的研磨プロセス中に、下位のlow-k誘電体材料の保護を強化し、また反射防止効果を高める。マルチ層スタック（２３０）は二酸化シリコンベースの副層（２３１、２３２、２３３）を有し、該副層は効率性が高く、安価なプラズマ支援蒸着法により形成され、光学特性は蒸着中にシランと窒素酸化物の比率を変えることにより調整されうる。

Description

概して本発明は、集積回路の形成に関し、より詳細には、デバイス性能を高めるために誘電率の低い誘電体材料に埋め込まれた金属を有する金属化層(metallization layer)の形成に関する。
最新の集積回路では、電界効果トランジスタのチャネル長などの最小加工寸法はディープサブミクロンの範囲に達しており、これにより、集積回路の性能は速度や電力消費の点から見れば着実に向上している。個々の回路素子の寸法が著しく縮小し、これにより、例えばトランジスタ素子のスイッチング速度が向上しているが、個々の回路素子を電気的に接続する相互接続配線用に利用できるフロアスペースも縮小されてしまう。従って、利用可能なフロアスペースの縮小分とチップ毎に与えられる回路素子数の増加分を埋め合わせるために、これらの相互接続配線の寸法が縮小される必要がある。最小寸法が約０．３５μｍの集積回路では、デバイス性能の限定要因は、トランジスタ素子のスイッチング速度により生じる信号伝搬遅延である。現在のところ、これらのトランジスタ素子のチャネル長は０．１８μｍあるいはそれ未満に到達しているが、信号伝搬の遅延は電界効果トランジスタにより定められるのではなく、回路の包装密度が高まっているために、近接の相互接続配線により制限されることが判明している。その理由は、配線間のキャパシタンスが増加し、更に、配線の断面積が縮小していることから配線の導電率が低下していることによる。配線間のキャパシタンスの増加による寄生ＲＣ時定数の増加、及び高い配線抵抗は、金属配線層の形成するために新しい種類の材料を導入しなくては容易に埋め合わせをすることができないものとなっている。
従来、金属配線層は、一般の金属としてアルミニウムと、二酸化シリコン及び／又は窒化シリコンなどを含む誘電体層スタックにより形成されている。アルミニウムは高電流密度で著しいエレクトロマイグレーション示すので、電気抵抗が著しく低く、熱導電性の高い、またエレクトロマイグレーションに対して高抵抗の銅をアルミニウムの代りに用いるようになっている。銅を金属配線金属として用いることにより、デバイスの特性は大幅に向上するが、加工寸法が０．１３μｍあるいはそれ未満のデバイスに対しては更に、相互接続配線による信号伝搬遅延を効率的に低減するために、十分に確立され周知の誘電体材料、二酸化シリコン（ｋ≒４．２）及び窒化シリコン（ｋ＞５）が、いわゆるlow-k誘電体材料に代えて用いる必要があることが分かっている。しかしながら、周知の、十分に確立されたアルミニウム／二酸化シリコン金属配線層から、low-k誘電体／銅金属配線層へ移行するには、処理すべき複数の問題がある。
例えば、銅は化学蒸着法などの十分に確立された蒸着法では、多量に、かつ効率的な手法で蒸着することはできない。更に、銅は異方性エッチプロセスでは効率的なパターニングはできないので、銅を含む金属配線層の形成には、いわゆるダマシン技術が採用される。一般に、ダマシン技術では、誘電体層が蒸着され、次にトレンチやビアとともにパターニングされる。このトレンチやビアは続いて電解めっきええまたは無電解めっき、などのめっき法により銅で埋められるものである。トレンチやビアを確実に埋めるためには一定量の“オーバーフィル”が必要とされ、また、そのオーバーフィルのために、余分な銅を後で除去することが必要となる。余分な銅を除去し、それにより付加的に金属配線層の表面を平坦化するために、化学的機械除去（ＣＭＰ：chemical mechanical polishing）が実行可能な技術として証明されている。しかしながら、下位材料層に必要以上に影響を及ぼさずに、非常に高速な除去レートで基板表面から1つ以上の材料を除去するのことは、非常に複雑なタスクとなってしまう。
周知の二酸化シリコンではなく、low-k誘電材料が使用されると状況は更に複雑になる。その理由は、一般にlow-k誘電体材料の特性は、特に機械的安定性に関する場合は、二酸化シリコンの特性とは実質的に異なるからである。複数の誘電体材料では銅が容易に拡散するので、通常は1つ以上のバリア層が銅の蒸着前に形成され、またこれらのバリア層は電気的に絶縁された相互接続配線とビアを提供するために、銅と共に除去される必要がある。タンタルや窒化タンタルなどの一般のバリア材料は銅と比べると硬度が著しく高いので、少なくともＣＭＰプロセスの最終ステップでは、非常に高速な除去レートが実現されるよう、対応したプロセスパラメータが選択される。しかしながらこれにより、下層の柔らかいlow-k誘電材料が危険にさらされる。個々のトレンチと配線を相互に確実に絶縁するためにはある程度除去を過剰に行うことが要求されるので、基板表面内で除去レートが異なる場合は特に、low-k誘電体層や銅が実際に除去されてしまうことが生じ得る。その後、断面積の変動により最終のトレンチやビアが不必要に抵抗変動するので、その分、プロセスマージンも広く設定することが必要となる。
low-k誘電体層のパターニングにおける更なる問題は、フォトリソグラフィ技術に関するものである。その理由はダマシン技術は特に、場合によっては反射率の高い銅領域を含むlow-k誘電体材料上に正確に刻まれたトレンチ及びビアの形成を要求するためである。これにより、ＡＲＣ層上に形成されるフォトレジスト層への反射光を最小に抑えるために、通常は反射防止膜（ＡＲＣ：anti-reflective coating）がlow-k誘電体材料に形成される。
図１ａ−１ｃを参照すると、low-k誘電体材料をパターニングする従来の一般のプロセス技術が説明されている。図１ａでは、半導体構造１００は第１誘電体層１０２を有す基板１０１を有しており、該第１誘電体層１０２には、複数の幅狭の金属領域１０３と１つの幅広の金属領域１０４が形成される。基板１０１は複数の回路素子（図示せず）を有することができ、その一部あるいは全てが１つ以上の金属領域１０３及び１０４と電気的に接続されうる。金属領域は、アルミニウム、銅、タンタル、チタニウム、タングステン、などのいずれの適切な金属を有しうる。第１誘電体層１０２は適切な絶縁材料を有しうる。最新の集積回路では、第１誘電体層１０２はlow-k誘電体材料を有しうる。エッチストップ層１０５は、第１誘電体層１０２及び金属領域１０３、１０４上に形成される。次いで実質的にlow-k誘電体材料を有す第２誘電体層１０６が形成され、その中に高導電性の相互接続配線及びビアが形成される。適切なlow-k材料は水素含有のシリコンオキシカーバイド（silicon oxycarbide：ＳiＣＯＨ)、又はＳｉＬＫなどの別のシリコン含有材料を含みうる。他の適切なlow-k材料はＭＳＱ、ＨＳＱ、などである。反射防止膜層１０７は第２誘電体層１０６上に形成され、レジストマスク１０８は反射防止膜層１０７上に形成される。レジストマスク１０８は開口部１０９、１１０を有し、その寸法は第２誘電体層１０６に形成される配線やビア寸法に実質的に一致する。
図１ａに示されているように、半導体構造１００を形成する一般のプロセスは以下のプロセスを有する。第１誘電体層１０２及び金属領域１０３、１０４が中に形成された基板１０１の準備後、エッチストップ層１０５が化学蒸着法などにより形成される。第１誘電体層１０２と金属領域１０３、１０４は以下に説明しているように、実質的に同一のプロセスステップで形成されうる。一般に、エッチストップ層１０５は最終的に形成される絶縁層の総合的特徴を必要以上に落とすことがないようlow-k材料から形成される。適切な材料はシリコンカーバイド及び窒素ドープシリコンカーバイドである。総合的特徴を落とさないことがそれほどクリティカルでない場合は、エッチストップ層１０５は窒化シリコン及び誘電率が相対的に高い他の誘電体材料を有しうる。その後、使用されるlow-k材料の種類に応じて、最新の蒸着法により、又はスピンオン技術により第２誘電体層１０６が形成される。第２誘電体層１０６の形成法に関わらず、機械的特性は通常、二酸化シリコンなどの従来の誘電体材料の特性とは大いに異なる。low-k誘電体層１０６の形成後に反射防止膜１０７が形成され、その光学特性は、後続のフォトグラフィステップ中に所定の波長に対する反射光を最小にするように調整される。例えば、反射防止膜１０７は、シリコンリッチのオキシナイトライドを有し、その光学特性は、特定の屈指指数と吸光係数を達成するために、層１０７の蒸着中に特定レートの前駆ガスを与え、蒸着中に層１０７に混合されるシリコン量を制限することにより調整される。更に層１０７の厚みが制御され、レジストマスク１０８の形成に使用される下位材料層とフォトレジストに光学特性を最終的に一致させることができる。反射防止膜１０７を正確に適応させることが特に、高反射金属領域１０３、１０４にトレンチとビアを形成する間は重要である。次にフォトレジスト層が反射防止膜１０７上に形成される。フォトレジストの厚みや組成物は下の反射防止膜層１０７やフォトレジストを露光させるために使用される波長に併せて選択される。露光後、フォトレジストが現像され、開口部１０９及び１１０を含むレジストマスク１０８が形成される。
図１ｂに最新の製造ステージにおける半導体構造１００を概略的に示す。開口部１１３は、金属領域１０３上のエッチストップ層１０５、第２誘電体層１０６、及び反射防止膜１０７に形成されている。また開口部１１４は、金属領域１０４上のエッチストップ層１０５、第２誘電体層１０６、及び反射防止膜１０７に形成されている。タンタル及び／又は窒化タンタルなどを有すバリア層１１１は、反射防止膜層１０７上に、また開口部１１３と１１４内に形成される。更に銅１１２が開口部１１３及び１１４に埋め込まれ、余分な銅は開口部１１３と１１４の外側にも配される。
図１ａの構成を参照すると、異方性エッチプロセスが行われ、反射防止膜層１０７、low-k誘電体層１０６、及びエッチストップ層１０５に開口部１１３及び１１４が形成される。これらの層は非常に異なる特徴を持つために、異なるエッチパラメータが選択され、最終的に開口部１１３、１１４が形成される。特に、エッチストップ層１０５のエッチ速度はlow-k誘電体層（のエッチ速度）に比べて非常に遅いために、エッチストップ層１０５上の、及びエッチストップ層１０５におけるエッチプロセスが確実にストップされ、その後、別のエッチプロセスにより開始される。領域１０３、１０４の露出金属表面の洗浄などの、１回以上の洗浄ステップ後、バリア層１１１が層１０６の材料の種類に応じて、また開口部１１３、１１４に埋められる金属の種類に応じて最新のスパッタ蒸着により蒸着され、バリア層１１１の適切な組成物が選択される。埋め込み金属として銅を使用しているシリコンベースの層１０６では、多くの場合、タンタル／窒化タンタルの二重層（バイレイヤー）がバリア層１１１として使用される。その後、銅が金属として使用される場合は、銅シード層（図示せず）がバリア層１１１にスパッタ蒸着され、次にバルク銅が電気化学的技術により蒸着される。
図１ｃにlow-k誘電体層１０６と銅で埋め込まれたトレンチ１１３、１１４を有する、完成した金属配線層１２０を有す半導体構造１００を示す。先に述べているように、図１ｂで示した層１１２の余分な銅がＣＭＰ法により除去される。一般にマルチステッププロセスが実施され、余分な銅が効率的に除去され、構造１００の表面が平坦化される。余分な銅を除去する間に、トレンチ１１３及び１１４の外側のバリア層１１１が、近隣のトレンチを互いから電気的に絶縁するために除去される。更に、金属配線層１２０のlow-k特性を必要以上に落とさないように、一般に、誘電率値が比較的高い反射防止膜層１０７が除去される。バリア層１１１と反射防止膜層１０７の除去では、一定量の層１０６の誘電体材料と、トレンチ１１３、１１４の銅も除去される。過剰研磨度は構造の種類や基板表面上の位置により決定する。その理由は、除去レートは基板寸法などにより変動しうるからである。図１ｃでは、相対的に離間スペースが密なトレンチ１１３における除去レートは、孤立したトレンチ１１４近くの基板位置の除去レートよりも高速にできる。low-k誘電体層１０６の機械的安定性の低下により、１２１により示されているように、浸食により層厚に大幅な変化が生じ、このことが最終的に、トレンチ１１３の配線抵抗も同様に変動させることになる。先に述べているように、誘電率値が相対的に高いことから、反射防止膜１０７が最小限に除去された領域の寄生ＲＣ時定数を実質的に変動させうるので、反射防止膜層１０７が完全には除去されないことは必ずしも保証されているわけではない。
従って、ＣＭＰプロセス中に下位low-k誘電体層を保護しうる反射防止膜層１０７を形成する前に、特殊なキャップ層を提供することが提案されている。しかしながら対応の、付加的なキャップ層と反射防止膜の形成には、更なる複雑性と費用が発生する。
上述の問題点に鑑みて、low-k誘電体材料層をパターニングする改良された技術が必要とされている。
概して本発明は化学的機械研磨中にlow-k誘電体層を十分に保護するキャップ層の形成法に関し、更に本発明により、蒸着プロセスを必要以上に複雑にせずに、単一の蒸着チャンバー内のその光学特性に調整を施すことができる。
本発明の１実施形態によれば、方法はlow-k誘電体層上に二酸化シリコン層を形成することにより、low-k誘電体材料を含む誘電体層上にマルチ層スタック(multi-layer stack)を形成するステップを有する。更に、シリコンリッチのオキシナイトライド層が二酸化シリコンの形成中に形成され、これにより、low-k誘電体層からの反射光を低減することができるように、マルチ層スタックの少なくとも1つの光学特性が調整される。
本発明の更なる実施形態によれば、low-k誘電体材料に金属領域を形成する方法は、low-k誘電体材料を含む層の上に、プラズマ環境で二酸化シリコンベースのマルチ層を蒸着するステップを有する。フォトリソグラフィ技術により凹部あるいはリセス部が形成され、マルチ層により反射光が低減される。次いで、凹部が金属で埋め込まれる。最後に余分な金属とマルチ層の一部が化学的機械研磨により除去される。
本発明は添付の図面と共に以下の説明を参照することにより理解されることができ、同じ参照番号は同じ要素を表す。
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示さたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
本発明を添付の図面を参照しながら説明する。半導体デバイスの様々な構造と注入領域が非常に正確で鋭い形状とプロフィルを有し各図面に描かれているが、当業者であれば実際にこれらの領域や構造が図面に示されているほど正確なものではないと認識できるであろう。加えて、図面に描かれている様々な特徴と注入領域の相対的な大きさは、製造されているデバイスの特徴や領域のサイズと比較すると誇張や縮小されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
図２ａ−２ｃ、及び図３を参照すると本発明の実施形態が説明されている。図２ａでは、半導体構造２００は誘電体材料（二酸化シリコン、窒化シリコンなどの標準材料）又はlow-k誘電体材料を有する誘電体層２０２を含む基板２０１を有している。誘電体層２０２は金属領域２０３を有しており、その上にトレンチ又はビアが形成される。図１ａ−１ｃに関して既に述べているように、基板２０１は複数の回路素子を有しており、その１つ以上が金属領域２０３と電気的に接続されうる。エッチストップ層２０５は誘電体層２０２及び金属領域２０３上に形成される。エッチストップ層２０５は実際にlow-k誘電体材料を有す上位誘電体層２０６に対して高いエッチ選択性を有する、いずれの適切な材料を有しうる。誘電体層２０６に適切な材料には、水素含有のシリコンオキシカーバイド(ＳｉＣＯＨ)、ポーラスＳｉＣＯＨ、ＳiＬＫ、ポーラスＳｉＬＫ、ＨＳＱ、ＭＳＱなどを含みうる。マルチ層スタック２３０は誘電体層２０６上に形成される。１実施形態では、マルチ層スタック２３０は実質的に二酸化シリコンを有している第１層２３１、実質的にシリコンリッチオキシナイトライドを有している第２層、及び窒素原子量が大幅に低減した保護層２３３を有している。マルチ層スタック２３０はまた、二酸化シリコンベースの層とも呼ばれる。その理由は、二酸化シリコンがマルチ層スタックに存在するため、また、以下に説明しているように、形成シーケンスによるため、である。
マルチ層スタック２３０の第１、第２、及び保護層２３１、２３２、及び２３３のそれぞれの厚みは２３４、２３５、及び２３６である。マルチ層スタック２３０の光学特性は、個々の層のそれぞれの厚みと組成物により定められる。特に、屈折指数や吸光係数などの第２層２３２の光学特性は、その中に含有されるシリコンや窒素量を相応して選択することにより調整されうる。マルチ層スタック２３０上にフォトレジストマスク２０８が形成され、その中に開口部２１０が形成される。開口部２１０の寸法はlow-k誘電体層２０６に形成されるトレンチ又はビアの寸法と実質的に一致する。
図３に加え、図２ａを参照すると、実施形態により半導体構造２００を形成するためのプロセスフローが説明される。誘電体層２０２及び金属領域２０３は金属配線層の種類に応じて検討される、周知の、かつ十分に確立したプロセス技術により形成されうる。例えば、誘電体層２０２及び金属領域２０３が、トランジスタなどの下位の回路素子へ接触する部分を表わすものであるとすると、形成シーケンスには、層２０２及び金属領域２０３を形成するために、接触金属として二酸化シリコンやタングステンを蒸着する、などのプロセスステップを含みうる。誘電体層２０２がlow-k誘電体層を表わすものであるとすると、対応のプロセスステップは、誘電体層２０６の形成及びパターニングを言及する場合に以下に説明しているように、同様のプロセスを有しうる。次にエッチストップ層２０５が、プラズマ支援化学蒸着（ＰＥＣＶＤ：plasma enhanced chemical vapor deposition）などにより、適切な前駆ガスから蒸着されうる。
図３はＰＥＣＶＤツールを概略的に分かりやすく描いたものである。蒸着ツール３００はＲＦ発振器などの電源３０３と接続されているプラズマ励起手段あるいはプラズマ励起装置３０２を含むプロセスチャンバー３０１を有する。前駆ガスのソースは制御可能なバルブアセンブリ３０５を通じてプロセスチャンバー３０１と接続されている。アウトレット３０６はプロセスチャンバー３０１からのガスや副産物を除去し、チャンバー３０１内に所望の圧力を維持するように構成されている適切な手段（図示せず）と接続されている。更に、蒸着ツール３００は図２ａに示すように、基板２０１などの基板を受け取り、保持するように構成されている基板ホルダー３０７を有している。基板ホルダー３０７は特定の範囲内に基板２０１の温度を維持するための制御可能ヒータ３０８を備えうる。
基板ホルダー３０７に基板２０１を実装後、ＲＦ発振器３０３を作動し、適切な前駆ガス及び搬送ガス（carrier gas）をチャンバー３０１へ送ることにより、プロセスチャンバー３０１内にプラズマ環境が確立される。エッチストップ層２０５が実質的にシリコンカーバイド、及び／又は窒化シリコンカーバイド層を有している場合、３ＭＳ（トリメチルシラン）やアンモニアなどのそれぞれの前駆ガスが供給されうる。
次に、low-k誘電体層２０６が適切な前駆ガスからＰＥＣＶＤなどにより形成され、これにより図３に示しているような蒸着ツールが使用される。例えば、シリコンベースのlow-k誘電体材料は、周知のプロセスレシピにより３ＭＳから蒸着されうる。他の実施形態では、誘電体層２０６がスピンオン技術により形成され、これにより例えば、ＭＳＱ又はＨＳＱ（hydrogen sisquioxane, hydrogen silsesquiozane）が形成される。本発明はlow-k材料の種類を限定するものではなく、層２０６の製造法に関係なく、いずれの種類のlow-k材料と用いられる。続いて、基板２０１はツール３００などの蒸着ツールに配置され、又はlow-k誘電体層２０６がＰＥＣＶＤにより蒸着された場合に、プロセスチャンバー３０１内に維持されうる。１つの特定の実施形態では、実質的に二酸化シリコンを有している第１層２３１は、シラン及び窒素酸化物（Ｎ２Ｏ）から形成される。二酸化シリコンの蒸着中に、チャンバー３０１内の圧力は、約２−４トールの範囲内に維持され、また、シランと窒素酸化物の比率は、約１／４５：１／５５の範囲内である。これにより、窒素酸化物の流量は約３５００−４５００ｓｃｃｍに、また、シランの流量は約６０−１００ｓｃｃｍに調整されうる。プラズマ励起手段３０２へ供給されるＲＦ電力は、約１５０−４５０ワットの範囲内に維持され、基板２０１の温度は、約３５０−４５０℃の範囲内に維持される。上述した特定のパラメータ範囲内で、以下に低速蒸着プロセスと呼ばれる、約２．５−４ｎｍ／秒の蒸着速度が達成されうる。蒸着速度は前もって十分正確に分かっているので、例えば、１回以上の試験稼働を行うことにより、蒸着時間を調整することにより層２３１の厚み２３４が制御されうる。他の実施形態では、厚み２３４は、プロセスチャンバー３０１と光結合されている偏光解析器などの、適切な測定ツール（図示せず）で実施されるイン−シツ（in situ）測定により制御されうる。
高速蒸着プロセスと呼ばれる更なる実施形態では、以下のプロセスパラメータにより、高速蒸着が達成されうる。シランの流量は約１００−４００ｓｃｃｍに調整され、シラン窒素酸化物（Ｎ２Ｏ）の比率は約１／１０から１／２０の範囲内である。一方で残りのパラメータは、低速蒸着プロセスにおいて上記に特定された値に調整されうる。このようにパラメータを設定することにより、約１０−３０ｎｍ／秒の蒸着速度が達成される。
先行の蒸着プロセスにより発生した残留ガスや副産物が除去されるように、第２層２３２を形成する前にポンプステップを実施してもよい。従って圧力が約４−８トルの範囲内に調整され、一方で搬送ガスとして約７０００−９０００ｓｃｃｍの流量で窒素が搬送ガスとして供給される。更に、シラン／窒素酸化物の比率が約２−３に増加する。シランに対する一般の流量は４００−６００ｓｃｃｍの範囲内であり、窒素酸化物の流量は相応して調整される。先行の蒸着ステップと実質的に同じ範囲に維持されている基板温度で、約３００−６００ワットの範囲内のＲＦ電力を用いて、約８−１２ｎｍ／秒の蒸着速度が実現される。先に述べているように、マルチ層スタック２３０の光学特性は個々の層のそれぞれの厚みを調整することにより、また、特に第２層２３２のシリコン及び窒素の含量を変えることにより調整されうる。上述した特定の範囲内におけるシランと窒素酸化物（Ｎ２Ｏ）の比率に対して、第２層２３２の屈折指数は２．２０−２．６０に調整され、２４８ｎｍの露光波長に対する吸光係数は約０．８０−０．９０に調整されうる。それに反して、実質的に二酸化シリコンを有す第１層２３１は、光学特性が相対的に均一であり、６７３ｎｍにおける屈指係数が約１．４０−１．４７の範囲内であり、変動はわずかである。従って、続いて実施されるＣＭＰプロセスの要件により選択される第１層２３１の所望の厚みを得るために、マルチ層スタック２３０の反射防止特性が、光学特性、及び／又は第２層２３２の厚みを制御することにより適切に調整されうる。実施形態によっては、第１層２３１の厚み２３４は約２０−１２０ｎｍの範囲内に調整される。低速蒸着プロセスが約２０−５０ｎｍの範囲に対して用いられ、高速蒸着プロセスが約５０−１２０ｎｍの範囲内に対して用いられうる。一方で第２層２３２の厚み２３５は、約３０−９０ｎｍの範囲内に調整される。
１つの特定の実施形態では、保護層２３３が窒素濃度を大幅に低減して第２層２３２の上に、特に、上に形成されているフォトレジスト層と接触しているその表面２３７に形成される。保護層２３３において、特に表面２３７において、窒素量が低減されているために、窒素とフォトレジストとの相互作用も非常に低減し、又は実質的に完全に回避される。相互作用が低減されない場合は、フォトレジストの現像後にフォトレジスト残留物が形成されるおそれがある。
保護層２３３は、約３．０−５．０トールの圧力、約３５０−４５０℃の温度で、約５０−２００ワットのＲＦ電力を用いて、窒素酸化物（Ｎ２Ｏ）環境においてプラズマ処理により形成され、窒素酸化物（Ｎ２Ｏ）の流量は約２５０−６００ｓｃｍｍに設定される。上述の特定のパラメータ設定で、約１−４ｎｍの範囲内の保護層の厚み２３６が得られ、特に表面２３７では、窒化シリコン接合の大半がシリコン酸素に取って替えられる。第２層２３２の蒸着直後に保護層２３３が形成される。
次にマルチ層スタック２３０にフォトレジスト層が蒸着される。フォトレジストの層厚は、その種類や組成物と同様に、フォトリソグラフィ要件にあわせて選択される。先に述べているように、屈指係数や吸光係数などの光学特性は、クリティカル寸法の変動を最小に抑えるために、マルチ層スタック２３４、２３５、２３６の個々の厚みと同様に、使用されるフォトレジストに適応される。その後フォトレジスト層が露光され、現像されて開口部２１０が形成される。露光中に開口部２１０に隣接するフォトレジスト領域へ反射光が最小にされる。このようにしてフッティングやスカムとも呼ばれる開口部２１０のレジスト残留物が低減され、又は完全に回避される。
図２ｂにマルチ層スタック２３０、low-k誘電体層２０６、及びエッチストップ層２０５に形成されている開口部２１３を有する、半導体構造２００の概略図を示す。バリア層２１１はマルチ層スタック２３０上に、かつ開口部２１３内に形成されている。銅などを有している金属層２１２は開口部２１３を実質的に完全に埋めるために構造２００上に形成される。
開口部２１３は図１ｂに関して説明している手法と同様に、異方性エッチプロセスシーケンスにより形成され、タンタル／窒化タンタル層などを含む二つ以上の複層を有しうるバリア層２１１がスパッタ蒸着により蒸着される。その後、薄いシード層（図示せず）がスパッタ蒸着され、次にバルク金属が周知の電気化学蒸着法により蒸着される。
その後、層２１２の余分な金属が化学機械的研磨により除去され、開口部２１３の外側の付加的なバリア層２１１も除去される。ＣＭＰプロセス中にマルチ層スタック２３０も部分的に除去され、実質的に二酸化シリコンを有する第１層２３１が、機械的安定性が低減している下位のlow-k誘電体材料を確実に保護する。一実施形態では、保護層２３３と第２層２３２が実質的に完全に除去される。その結果、多量の窒素を含み、そのために相対的に誘電定数の高い第２層２３２が除去されるので、最終的に得られる誘電体の層間の総合的誘電定数は、low-k誘電体層２０６により実質的に定められる。また、総合的誘電定数を更に最小にするために、第１層２３１の一部も除去される。第１層２３１の銅ＣＭＰプロセス中の除去レートは相対的に低いために、ＣＭＰプロセス中にプロセスにわずかな変動が起きたとしても、下位層２０６のlow-k誘電体材料は確実に保護される。その結果、low-k誘電体材料を不必要に除去せずに済み、その結果、金属が埋め込まれた開口部２１３の寸法変動、及びその抵抗変動が大幅に低減される。
図２ｃに上述のＣＭＰプロセス完了後の半導体構造２００を概略的に示す。ＣＭＰが誘発する層２０６の損傷を最小に抑えるために、２３１ａにより示されている、厚みが薄くされた二酸化シリコン層がなお、low-k誘電体層２０６に形成される。一実施形態では、層内の誘電体の誘電率を総合的に低くするために、層２３１ａの厚みが２０ｎｍ及びそれ未満にまで薄くされうる。
上述の実施形態では、単一のダマシンプロセス技術が説明されているが、本発明はまた、デュアルダマシン法などのいずれのダマシン技術のプロセススキームにも応用できる。
その結果、本発明によればlow-k誘電体をパターニングするマルチ層スタックが提供される。好ましくはマルチ層スタックは、相対的に低コストのプラズマ支援蒸着法により、イン−シツ（in situ）形成される。該プラズマ支援蒸着法は、例えば一時間当たり８０基板などの、高速スループットプロセスを可能にし、low-k誘電体材料は余分な銅を除去するためのＣＭＰプロセス中に効果的に保護される。また同時に、効率的な反射防止効果が得られ、low-k誘電体材料が実質的にフッチングやスカムを生成せずにパターニングをすることができる。ＣＭＰプロセス中にlow-k誘電体層が効果的に保護されるので、密に配置された構造を含む領域では、金属の損傷が大幅に低減しうる。従って、対応の金属構造のシート構造における変動もまた大幅に低減する。ＣＭＰプロセス中にマルチ層スタックを薄くすることにより、寄生ＲＣ時定数の悪影響を実質的に回避するために、誘電定数の実効値が非常に低く維持されうる。
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
従来のプロセスフローによりパターニングされるlow-k誘電体層を含む半導体構造の概略断面図。 従来のプロセスフローによりパターニングされるlow-k誘電体層を含む半導体構造の概略断面図。 従来のプロセスフローによりパターニングされるlow-k誘電体層を含む半導体構造の概略断面図。 本発明の実施形態によるlow-k誘電体材料を含む誘電体層をパターニングする間の概略断面図。 本発明の実施形態によるlow-k誘電体材料を含む誘電体層をパターニングする間の概略断面図。 本発明の実施形態によるlow-k誘電体材料を含む誘電体層をパターニングする間の概略断面図。 図２ａ−２ｃに説明されているようなマルチキャップ層の形成に適切な、プラズマ支援化学蒸着法（ＰＥＣＶＤ）の蒸着ツールの概略図。

Claims (18)

  1. low-k誘電体層上に二酸化シリコン層２３１を形成することにより、前記low-k誘電体材料を有する誘電体層２０６上にマルチ層スタック２３０を形成し、
    前記二酸化シリコン層を形成する間にシリコンリッチオキシナイトライド層２３２を形成し、これにより、前記low-k誘電体層からの反射光を低減するよう前記マルチ層スタック２３０の少なくとも１つの光学特性を調整する、方法。
  2. 前記二酸化シリコン層２３１はシランから蒸着される、請求項１記載の方法。
  3. 前記シリコンリッチオキシナイトライド層２３２は、前記二酸化シリコン層２３１の形成後に蒸着雰囲気を変えることにより形成される、請求項１記載の方法。
  4. 前記誘電体層２０６に形成される前記二酸化シリコン層２３１の厚みは、約２０−１２０ｎｍの範囲内である、請求項１記載の方法。
  5. 前記シリコンリッチオキシナイトライド層２３２の厚みは、約３０−９０ｎｍの範囲内である、請求項１記載の方法。
  6. 前記光学特性は前記シリコンリッチオキシナイトライド層２３２のシリコン量を変えることにより調整される、請求項１記載の方法。
  7. 前記シリコン量は蒸着雰囲気においてシラン／窒素酸化物（Ｎ２Ｏ）の比率を調整することにより変えられる、請求項６記載の方法。
  8. 前記シリコンリッチオキシナイトライド層２３２の表面領域において、窒素欠乏の保護層２３３を形成することを更に有する、請求項１記載の方法。
  9. 前記保護層２３３は窒素酸化物（Ｎ２Ｏ）のプラズマ環境へ露光することにより形成される、請求項８記載の方法。
  10. 前記窒素酸化物（Ｎ２Ｏ）のプラズマ環境は、前記シリコンリッチオキシナイトライド層２３２を蒸着する間に用いられるシランの供給を中止することにより作られる、請求項９記載の方法。
  11. 前記保護層２３３の厚みは約１−５ｎｍの範囲内である、請求項８記載の方法。
  12. 前記シリコンリッチオキシナイトライド層２３２上にレジストマスク２０８を形成するステップを更に含む、請求項１記載の方法。
  13. 前記誘電体層２０６に凹部を形成するために、前記レジストマスク２０８を用いて前記誘電体層２０６をパターニングするステップを更に有する、請求項１２記載の方法。
  14. low-k誘電体材料に金属領域を形成する方法であって、
    プラズマ環境において、前記二酸化シリコンベースのマルチ層の光学特性を制御する前記low-k誘電体材料を含む層２０６上に、二酸化シリコンベースのマルチ層２３０を蒸着し、
    凹部２１３を形成し、前記マルチ層２３０は特定の波長に対する反射光を低減するものであり、
    前記凹部を金属２１２で埋め、
    化学機械的研磨により余分な金属及び前記マルチ層の一部を除去する、
    low-k誘電体材料に金属領域を形成する方法。
  15. 前記二酸化シリコンベースのマルチ層２３０が少なくとも部分的にシランから蒸着される、請求項１４記載の方法。
  16. シリコンリッチオキシナイトライド層２３２が、前記二酸化シリコンベースのマルチ層２３０を形成する間に蒸着雰囲気を変えることにより、マルチ層２３０に形成される、請求項１４記載の方法。
  17. 前記シリコンリッチオキシナイトライド層２３２の厚みが、約３０−９０ｎｍの範囲内である、請求項１４記載の方法。
  18. 前記光学特性が前記シリコンリッチオキシナイトライド層２３２のシリコン量を変えることにより調整される、請求項１６記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010171064A (ja) * 2009-01-20 2010-08-05 Panasonic Corp 半導体装置及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015506A (ja) * 1999-06-29 2001-01-19 Nec Yamagata Ltd プラズマｃｖｄによる反射防止膜の製造方法
JP2002526916A (ja) * 1998-10-01 2002-08-20 アプライド マテリアルズ インコーポレイテッド ダマシン用途の低κシリコンカーバイドバリア層、エッチストップ及び反射防止被膜のインシチュウ堆積
JP2002329779A (ja) * 2001-04-27 2002-11-15 Mitsubishi Electric Corp 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380096B2 (en) * 1998-07-09 2002-04-30 Applied Materials, Inc. In-situ integrated oxide etch process particularly useful for copper dual damascene
US6156640A (en) * 1998-07-14 2000-12-05 United Microelectronics Corp. Damascene process with anti-reflection coating
US6103456A (en) * 1998-07-22 2000-08-15 Siemens Aktiengesellschaft Prevention of photoresist poisoning from dielectric antireflective coating in semiconductor fabrication
US6294459B1 (en) * 1998-09-03 2001-09-25 Micron Technology, Inc. Anti-reflective coatings and methods for forming and using same
US6255717B1 (en) * 1998-11-25 2001-07-03 Advanced Micro Devices, Inc. Shallow trench isolation using antireflection layer
US6291363B1 (en) * 1999-03-01 2001-09-18 Micron Technology, Inc. Surface treatment of DARC films to reduce defects in subsequent cap layers
US20020024139A1 (en) 2000-02-04 2002-02-28 Chan Simon S. Combined capping layer and ARC for CU interconnects

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002526916A (ja) * 1998-10-01 2002-08-20 アプライド マテリアルズ インコーポレイテッド ダマシン用途の低κシリコンカーバイドバリア層、エッチストップ及び反射防止被膜のインシチュウ堆積
JP2001015506A (ja) * 1999-06-29 2001-01-19 Nec Yamagata Ltd プラズマｃｖｄによる反射防止膜の製造方法
JP2002329779A (ja) * 2001-04-27 2002-11-15 Mitsubishi Electric Corp 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015068251A1 (ja) * 2013-11-08 2015-05-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9281276B2 (en) 2013-11-08 2016-03-08 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
US9559052B2 (en) 2013-11-08 2017-01-31 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
JPWO2015068251A1 (ja) * 2013-11-08 2017-03-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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