JP4002704B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、シングルダマシン法又はデュアルダマシン法により、プラグ又は埋め込み配線を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の配線の形成方法として、シングルダマシン法又はデュアルダマシン法により埋め込み配線を形成する方法が検討されている。
【０００３】
以下、第１の従来例として、シングルダマシンプロセスを用いる半導体装置の製造方法について、図２０（ａ）〜（ｄ）を参照しながら説明する。
【０００４】
まず、図２０（ａ）に示すように、半導体基板１０の上に、ＳｉＯ2 膜又はＳｉＯ2 膜よりも比誘電率が低い絶縁膜１１を堆積した後、図２０（ｂ）に示すように、絶縁膜１１の上に、例えばＳｉ3Ｎ4膜からなり絶縁性を有するエッチングストッパー膜１２を堆積する。
【０００５】
次に、図２０（ｃ）に示すように、エッチングストッパー膜１２の上にレジストパターン１３を形成した後、該レジストパターン１３をマスクとして絶縁膜１１に対してプラズマエッチングを行なって、図２０（ｄ）に示すように、ストッパー膜１２及び絶縁膜１１に、接続孔又は配線溝となる凹部１４を形成する。尚、プラズマエッチングによりレジストパターン１３が消滅してしまう場合には、エッチングストッパー膜１２がハードマスクとなる。
【０００６】
次に、酸素プラズマを用いるアッシング処理を行なって、レジストパターン１３を除去した後、凹部１４の内部に対して洗浄処理を行なう。次に、図示は省略しているが、半導体基板１０の上に金属膜を凹部１４が埋め込まれるように堆積した後、該金属膜におけるストッパー膜１２の上に露出する部分を例えばＣＭＰ（Chemical Mechanical Polishing ：化学的機械研磨）法により除去すると、凹部１４の内部にプラグ又は埋め込み配線が形成される。
【０００７】
以下、第２の従来例として、デュアルダマシンプロセスを用いる半導体装置の製造方法について、図２１（ａ）〜（ｄ）及び図２２（ａ）〜（ｃ）を参照しながら説明する。
【０００８】
まず、図２１（ａ）に示すように、半導体基板２０の上に、ＳｉＯ2 膜又はＳｉＯ2 膜よりも比誘電率が低い第１の絶縁膜２１を堆積した後、該第１の絶縁膜２１の上に、例えばＳｉ3Ｎ4膜からなり絶縁性を有する第１のエッチングストッパー膜２２を堆積する。
【０００９】
次に、図２１（ｂ）に示すように、第１のエッチングストッパー膜２２の上に、ＳｉＯ2 膜又はＳｉＯ2 膜よりも比誘電率が低い第２の絶縁膜２３を堆積した後、図２１（ｃ）に示すように、第２の絶縁膜２３の上に、例えばＳｉ3Ｎ4膜からなり絶縁性を有する第２のエッチングストッパー膜２４を堆積する。
【００１０】
次に、図２１（ｄ）に示すように、第２のエッチングストッパー膜２４の上に、接続孔形成用の開口部２５ａを有する第１のレジストパターン２５を形成した後、該第１のレジストパターン２５をマスクとして、第２のエッチングストッパー膜２４、第２の絶縁膜２３、第１のエッチングストッパー膜２２及び第１の絶縁膜２１に対してプラズマエッチングを行なって、図２２（ａ）に示すように、接続孔２６を形成する。
【００１１】
次に、図２２（ｂ）に示すように、第２のストッパー膜２４の上に、配線溝形成用の開口部２７ａを有する第２のレジストパターン２７を形成した後、該第２のレジストパターン２７をマスクとして、第２のストッパー膜２４及び第２の絶縁膜２３に対してプラズマエッチングを行なって、図２２（ｃ）に示すように、配線溝２８を形成する。その後、酸素プラズマを用いるアッシング処理を行なって、第２のレジストパターン２７を除去した後、接続孔２６及び配線溝２８の内部を洗浄する。
【００１２】
次に、図示は省略しているが、金属膜を接続孔２６及び配線溝２８が埋め込まれるように堆積した後、該金属膜における第２のエッチングストッパー膜２４の上に露出している部分を例えばＣＭＰ法により除去すると、デュアルダマシン構造を有する金属配線が形成される。
【００１３】
【発明が解決しようとする課題】
ところが、第１の従来例に係るシングルダマシンプロセスによると、酸素プラズマを用いるアッシング処理によりレジストパターン１３を除去する工程において、図２３（ａ）に示すように、酸素プラズマによって、絶縁膜１１における凹部１４の周壁にダメージ層１５が形成されると共に、絶縁膜１１における凹部１４の周壁がエッチングストッパー膜１２よりも後退する形状異常が発生してしまうという問題がある。凹部１４の周壁がエッチングストッパー膜１２よりも後退するということは、凹部１４の開口径が所定値よりも大きくなってしまうことを意味する。
【００１４】
そこで、酸素プラズマを用いるアッシング処理によりレジストパターン１３を除去する工程を無くするために、絶縁膜１１に対するプラズマエッチング工程において、オーバーエッチングを行なうことによりレジストパターン１３を除去する方法が考慮される。
【００１５】
しかしながら、絶縁膜１１に対してオーバーエッチングを行なうと、以下に説明するような新たな問題が発生する。
【００１６】
まず、絶縁膜１１が、無機絶縁膜又は有機と無機との複合絶縁膜（有機無機ハイブリッド絶縁膜）からなる場合には、絶縁膜１１に対するプラズマエッチングには通常フロン系のエッチングガスが用いられるため、オーバーエッチングの時間が長くなると、凹部１４の周壁にテフロン（ポリテトラフルオロエチレン）膜ができてしまう。そして、このテフロン膜を除去するために、長時間又は強力なアッシング処理を行なう必要性が生じる。
【００１７】
その結果、アッシング処理により、絶縁膜１１における凹部１４の周壁及び底部にダメージ層が形成されたり又は凹部１４の周壁がエッチングされてボーイング（弓なり）形状になる形状異常が発生したりする。特に、絶縁膜１１が有機無機ハイブリッド膜からなる場合には、絶縁膜１１における凹部１４に形成されるダメージ層は比誘電率の増大を招く。
【００１８】
次に、絶縁膜１１が有機絶縁膜からなる場合には、絶縁膜１１に対するプラズマエッチングには通常酸素を含むガス又は窒素と水素との混合ガスからなるエッチングガスが用いられる。ところが、エッチングガスとして酸素を含むガスを用いると、オーバーエッチングの時間が長くなると、絶縁膜１１における凹部１４の周壁が後退する形状異常が発生したり又は凹部１４の周壁にダメージ層が形成されて比誘電率が増大したりする。一方、エッチングガスとして窒素と水素との混合ガスを用いると、酸素を含むガスを用いる場合に比べて凹部１４の周壁の後退は減少するが、オーバーエッチングの時間が長くなると、絶縁膜１１における凹部１４の周壁が後退する形状異常が発生したり又は凹部１４の周壁にダメージ層が形成されたりすると共に、凹部１４の底部に反応生成物（エッチング残渣）が堆積するという問題が発生する。このため、オーバーエッチングの時間が長くなると、アッシング処理が必要になり、これによって、形状異常が発生したりダメージ層が形成されたりする。
【００１９】
従って、絶縁膜１１に対してオーバーエッチングを行なうことにより、酸素プラズマを用いるアッシング処理を無くすることは好ましくない。
【００２０】
第２の従来例に係るデュアルダマシンプロセスにおいても、酸素プラズマを用いるアッシング処理により第２のレジストパターン２７を除去する工程において、酸素プラズマによって、第１の絶縁膜２１の接続孔２６の周壁及び第２の絶縁膜２３の配線溝２８の周壁に、ダメージ層が形成されたり又は形状異常が発生したりする。
【００２１】
また、シングルダマシンプロセスの場合と同様、第１の絶縁膜２１及び第２の絶縁膜２３に対するプラズマエッチング工程においてオーバーエッチングを行なうと、やはり、ダメージ層が形成されたり又は形状異常が発生したりする。
【００２２】
特に、デュアルダマシンプロセスの場合には、前述の問題は深刻になる。以下、その理由について説明する。図２３（ｂ）に示すように、第２のレジストパターン２７の開口部２７ａが接続孔２６に対して位置ずれすると、第２のレジストパターン２７が接続孔２６の内部にも形成される。このため、第２のレジストパターンに対して酸素プラズマを用いるアッシング処理を行なっても、図２３（ｃ）に示すように、接続孔２６の内部に第２のレジストパターン２７からなるレジスト残渣２７ｂが残ってしまうと共に接続孔２６の周壁にダメージ層２９が形成され、また、配線溝２８の周壁が第２のエッチングストッパー膜２４から後退してしまうという問題がある。
【００２３】
そこで、レジスト残渣２７ｂを除去するためにアッシング処理を行なったり、レジスト残渣２７ｂが形成されないようにプラズマエッチング工程において長いオーバーエッチングを行なったりすることが避けられないが、これによって、接続孔２６又は配線溝２８の周壁に形成されているダメージ層又は形状異常が増大するという問題が発生する。
【００２４】
さらに、シングルダマシンプロセス及びデュアルダマシンプロセスに共通する問題として、焦点深度の問題がある。すなわち、レジストパターンを形成するためにリソグラフィ工程が必要になるが、レジストパターンの下地となる絶縁膜の表面の平坦度が低い場合には、リソグラフィ工程の露光時の焦点深度が不足するために、高精度なレジストパターンが形成できず、これによって、微細な接続孔又は配線溝を形成できなくなるという問題がある。
【００２５】
前記に鑑み、本発明は、シングルダマシンプロセス又はデュアルダマシンプロセスにより絶縁膜に接続孔又は配線溝を形成する際に、絶縁膜の上にレジストパターンが残存しないようにすると共に、接続孔又は配線溝の周壁にダメージ層及び形状異常が形成されないようにすることを目的とする。
【００２６】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、半導体基板上に有機絶縁膜を堆積する工程と、有機絶縁膜の上に選択的にシリル化層を形成する工程と、シリル化層をマスクとして有機絶縁膜に対してエッチングを行なって、有機絶縁膜に接続孔又は配線溝となる凹部を形成する工程とを備えている。
【００２７】
第１の半導体装置の製造方法によると、有機絶縁膜の上に選択的に形成されたシリル化層をマスクにして有機絶縁膜に対してエッチングを行なって凹部を形成するため、レジストパターンが不要になる。このため、レジストフリープロセスを実現できるので、レジストパターンをアッシングにより除去したり又は有機絶縁膜に対して過度のオーバーエッチングをしたりする工程が不要になる。従って、有機絶縁膜の膜質が劣化する事態を防止できると共に、凹部の周壁にダメージ層又は形状異常が形成される事態を防止することができる。
【００２８】
第１の半導体装置の製造方法において、シリル化層を形成する工程は、有機絶縁膜の表面を水酸基で終端する工程と、有機絶縁膜の表面に高エネルギー光をパターン露光して有機絶縁膜の露光部の水酸基を除去する工程と、パターン露光された有機絶縁膜の表面にシリル化剤を供給して有機絶縁膜の未露光部の表面にシリル化層を形成する工程とを含むことが好ましい。
【００２９】
このようにすると、高エネルギービームの照射は、有機絶縁膜の表面に対してのみ行なえばよく、有機絶縁膜の内部にまで行なう必要がないので、従来のレジストプロセスに比べて、焦点深度の余裕度は極めて増大する。
【００３０】
第１の半導体装置の製造方法において、シリル化層を形成する工程は、有機絶縁膜の上に被シリル化層を形成する工程と、被シリル化層の表面に高エネルギー光をパターン露光する工程と、パターン露光された被シリル化層の表面にシリル化剤を供給して被シリル化層の未露光部又は露光部に選択的にシリル化層を形成する工程と、シリル化層が形成されていない被シリル化層の露光部又は未露光部を除去する工程とを含むことが好ましい。
【００３１】
このようにすると、高エネルギービームの照射は、被シリル化層に対してのみ行なえばよいと共に、被シリル化層の厚さは有機絶縁膜に対するエッチングに耐えるだけの厚さでよいので、従来のレジストプロセスに比べて、焦点深度の余裕度は大きく増大する。
【００３２】
また、有機絶縁膜の上に形成された被シリル化層の未露光部又は露光部に選択的にシリル化層を形成するため、有機絶縁膜の膜質に拘わらず、シリル化層を形成することができる。
【００３３】
第１の半導体装置の製造方法において、有機絶縁膜に代えて、多孔質絶縁膜を用いてもよい。
【００３４】
本発明に係る第２の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を堆積する工程と、第１の絶縁膜に接続孔を形成する工程と、第１の絶縁膜の上に、第１の絶縁膜との間でエッチング選択性を有する第２の絶縁膜を堆積する工程と、第２の絶縁膜の上に選択的にシリル化層を形成する工程と、シリル化層をマスクとして第２の絶縁膜に対してエッチングを行なって、第２の絶縁膜に配線溝を形成すると共に接続孔に埋め込まれている第２の絶縁膜を除去する工程とを備えている。
【００３５】
第２の半導体装置の製造方法によると、第２の絶縁膜の上に選択的に形成されたシリル化層をマスクにして第２の絶縁膜に対してエッチングを行なって凹部を形成するため、レジストパターンが不要になる。このため、レジストフリープロセスを実現できるので、レジストパターンをアッシングにより除去したり又は第２の絶縁膜に対して過度のオーバーエッチングをしたりする工程が不要になる。従って、第２の絶縁膜の膜質が劣化する事態を防止できると共に、凹部の周壁にダメージ層又は形状異常が形成される事態を防止することができる。
【００３６】
本発明に係る第３の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を堆積する工程と、第１の絶縁膜の上にエッチングストッパー膜を形成する工程と、第１の絶縁膜及びエッチングストッパー膜に接続孔を形成する工程と、エッチングストッパー膜の上に第２の絶縁膜を堆積する工程と、第２の絶縁膜の上に選択的にシリル化層を形成する工程と、シリル化層をマスクとして第２の絶縁膜に対してエッチングを行なって、第２の絶縁膜に配線溝を形成すると共に接続孔に埋め込まれている第２の絶縁膜を除去する工程とを備えている。
【００３７】
第３の半導体装置の製造方法によると、第２の半導体装置の製造方法と同様、第２の絶縁膜の上に選択的に形成されたシリル化層をマスクにして第２の絶縁膜に対してエッチングを行なって凹部を形成するため、レジストフリープロセスを実現できる。従って、第２の絶縁膜の膜質が劣化する事態を防止できると共に、凹部の周壁にダメージ層又は形状異常が形成される事態を防止することができる。
【００３８】
本発明に係る第４の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を堆積する工程と、第１の絶縁膜の上にエッチングストッパー膜を形成する工程と、エッチングストッパー膜に接続孔を形成する工程と、エッチングストッパー膜の上に第２の絶縁膜を堆積する工程と、第２の絶縁膜の上に選択的にシリル化層を形成する工程と、シリル化層をマスクとして第２の絶縁膜及び第１の絶縁膜に対してエッチングを行なって、第２の絶縁膜に配線溝を形成すると共に第１の絶縁膜にエッチングストッパーの接続孔と接続される接続孔を形成する工程とを備えている。
【００３９】
本発明に係る第５の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を堆積する工程と、第１の絶縁膜の上にエッチングストッパー膜を形成する工程と、第１の絶縁膜及びエッチングストッパー膜に接続孔を形成する工程と、接続孔に金属膜を埋め込んでプラグを形成する工程と、プラグ及びエッチングストッパー膜の上に第２の絶縁膜を堆積する工程と、第２の絶縁膜の上に選択的にシリル化層を形成する工程と、シリル化層をマスクとして第２の絶縁膜に対してエッチングを行なって、第２の絶縁膜に配線溝を形成する工程とを備えている。
【００４０】
第５の半導体装置の製造方法によると、第２の半導体装置の製造方法と同様、第２の絶縁膜の上に選択的に形成されたシリル化層をマスクにして第２の絶縁膜に対してエッチングを行なって凹部を形成するため、レジストフリープロセスを実現できる。従って、第２の絶縁膜の膜質が劣化する事態を防止できると共に、凹部の周壁にダメージ層又は形状異常が形成される事態を防止することができる。
【００４１】
第２〜第５の半導体装置の製造方法において、接続孔の径は配線溝の幅よりも大きいことが好ましい。
【００４２】
このようにすると、半導体基板側に形成されている下層の配線と、配線溝に充填される導電膜からなる埋め込み配線との接続面積が減少する事態を防止できる。
【００４３】
第２〜第５の半導体装置の製造方法において、配線溝の幅は接続孔の径よりも大きいことが好ましい。
【００４４】
このようにすると、半導体基板側に形成されている下層の配線と、接続孔に充填される導電膜からなるヴィアコンタクトとの接続面積が減少する事態を防止できる。
【００４５】
第２〜第５の半導体装置の製造方法において、第２の絶縁膜は有機絶縁膜からなり、シリル化層を形成する工程は、第２の絶縁膜の表面を水酸基で終端する工程と、第２の絶縁膜の表面に高エネルギー光をパターン露光して第２の絶縁膜の露光部の水酸基を除去する工程と、パターン露光された第２の絶縁膜の表面にシリル化剤を供給して第２の絶縁膜の未露光部の表面にシリル化層を形成する工程とを含むことが好ましい。
【００４６】
このようにすると、高エネルギービームの照射は、第２の絶縁膜の表面に対してのみ行なえばよく、第２の絶縁膜の内部にまで行なう必要がないので、従来のレジストプロセスに比べて、焦点深度の余裕度は極めて増大する。
【００４７】
第２〜第５の半導体装置の製造方法において、第２の絶縁膜は有機絶縁膜からなり、シリル化層を形成する工程は、第２の絶縁膜の上に被シリル化層を形成する工程と、被シリル化層の表面に高エネルギー光をパターン露光する工程と、パターン露光された被シリル化層の表面にシリル化剤を供給して被シリル化層の未露光部又は露光部に選択的にシリル化層を形成する工程と、シリル化層が形成されていない被シリル化層の露光部又は未露光部を除去する工程とを含むことが好ましい。
【００４８】
このようにすると、高エネルギービームの照射は、被シリル化層に対してのみ行なえばよいと共に、被シリル化層の厚さは第２の絶縁膜に対するエッチングに耐えるだけの厚さでよいので、従来のレジストプロセスに比べて、焦点深度の余裕度は大きく増大する。
【００４９】
第２〜第５の半導体装置の製造方法において、第１の絶縁膜及び第２の絶縁膜のうちの少なくとも１つは多孔質絶縁膜であることが好ましい。
【００５０】
このようにすると、第１の絶縁膜に形成されるコンタクト同士の間の比誘電率及び第２の絶縁膜の配線溝に形成される埋め込み配線同士の間の比誘電率のうちの少なくとも１つを低くすることができる。
【００５１】
第２の半導体装置の製造方法において、第１の絶縁膜は、無機絶縁膜、有機無機ハイブリッド膜又はＣＶＤ有機絶縁膜であり、第２の絶縁膜は有機絶縁膜であることが好ましい。
【００５２】
このようにすると、第２の絶縁膜の配線溝に形成される埋め込み配線の比誘電率を低くすることができる。
【００５３】
第３〜第５の半導体装置の製造方法において、第１の絶縁膜は、有機絶縁膜又は有機無機ハイブリッド膜であり、第２の絶縁膜は有機絶縁膜であることが好ましい。
【００５４】
このようにすると、第２の絶縁膜の配線溝に形成される埋め込み配線同士の間の比誘電率を低くすることができる。
【００５５】
本発明に係る第６の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を堆積する工程と、第１の絶縁膜の上に選択的に第１のシリル化層を形成する工程と、第１のシリル化層をマスクとして第１の絶縁膜に対してエッチングを行なって、第１の絶縁膜に接続孔を形成する工程と、第１のシリル化層の上に第２の絶縁膜を堆積する工程と、第２の絶縁膜の上に選択的に第２のシリル化層を形成する工程と、第２のシリル化層をマスクとして第２の絶縁膜に対してエッチングを行なって、第２の絶縁膜に配線溝を形成すると共に接続孔に埋め込まれている第２の絶縁膜を除去する工程とを備えている。
【００５６】
第６の半導体装置の製造方法によると、第１の絶縁膜の上に選択的に形成された第１のシリル化層をマスクにして第１の絶縁膜に対してエッチングを行なって接続孔を形成すると共に、第２の絶縁膜の上に選択的に形成された第２のシリル化層をマスクにして第２の絶縁膜に対してエッチングを行なって配線溝を形成するため、レジストフリープロセスを実現できる。従って、第１及び第２の絶縁膜の膜質が劣化する事態を防止できると共に、接続孔及び配線溝の周壁にダメージ層又は形状異常が形成される事態を防止することができる。
【００５７】
第６の半導体装置の製造方法において、第１の絶縁膜及び第２の絶縁膜は有機絶縁膜からなり、第１のシリル化層を形成する工程は、第１の絶縁膜の表面を水酸基で終端する工程と、第１の絶縁膜の表面に高エネルギー光をパターン露光して第１の絶縁膜の露光部の水酸基を除去する工程と、パターン露光された第１の絶縁膜の表面にシリル化剤を供給して第１の絶縁膜の未露光部の表面に第１のシリル化層を形成する工程とを含み、第２のシリル化層を形成する工程は、第２の絶縁膜の表面を水酸基で終端する工程と、第２の絶縁膜の表面に高エネルギー光をパターン露光して第２の絶縁膜の露光部の水酸基を除去する工程と、パターン露光された第２の絶縁膜の表面にシリル化剤を供給して第２の絶縁膜の未露光部の表面に第２のシリル化層を形成する工程とを含むことが好ましい。
【００５８】
このようにすると、高エネルギービームの照射は、第１又は第２の絶縁膜の表面に対してのみ行なえばよく、第１又は第２の絶縁膜の内部にまで行なう必要がないので、従来のレジストプロセスに比べて、焦点深度の余裕度は極めて増大する。
【００５９】
第６の半導体装置の製造方法において、第１の絶縁膜及び第２の絶縁膜は有機絶縁膜からなり、第１のシリル化層を形成する工程は、第１の絶縁膜の上に第１の被シリル化層を形成する工程と、第１の被シリル化層の表面に高エネルギー光をパターン露光する工程と、パターン露光された第１の被シリル化層の表面にシリル化剤を供給して第１の被シリル化層の未露光部又は露光部に選択的に第１のシリル化層を形成する工程と、第１のシリル化層が形成されていない第１の被シリル化層の露光部又は未露光部を除去する工程とを含み、第２のシリル化層を形成する工程は、第２の絶縁膜の上に第２の被シリル化層を形成する工程と、第２の被シリル化層の表面に高エネルギー光をパターン露光する工程と、パターン露光された第２の被シリル化層の表面にシリル化剤を供給して第２の被シリル化層の未露光部又は露光部に選択的に第２のシリル化層を形成する工程と、第２のシリル化層が形成されていない第２の被シリル化層の露光部又は未露光部を除去する工程とを含むことが好ましい。
【００６０】
このようにすると、高エネルギービームの照射は、第１又は第２の被シリル化層に対してのみ行なえばよいと共に、第１又は第２の被シリル化層の厚さは第１又は第２の絶縁膜に対するエッチングに耐えるだけの厚さでよいので、従来のレジストプロセスに比べて、焦点深度の余裕度は大きく増大する。
【００６１】
第６の半導体装置の製造方法において、第１の絶縁膜及び第２の絶縁膜のうちの少なくとも１つは多孔質絶縁膜であることが好ましい。
【００６２】
このようにすると、第１の絶縁膜に形成されるコンタクト同士の間の比誘電率及び第２の絶縁膜の配線溝に形成される埋め込み配線同士の間の比誘電率のうちの少なくとも１つを低くすることができる。
【００６３】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図１（ａ）〜（ｄ）を参照しながら説明する。
【００６４】
まず、図１（ａ）に示すように、半導体基板１００の上に、例えばベンゼン環を有するフッ化ポリアリルエーテルからなり比誘電率が低い有機絶縁膜１０１を堆積した後、該有機絶縁膜１０１の表面を水酸基（−ＯＨ基）で終端する。有機絶縁膜１０１の表面を水酸基で終端する方法は、特に限定されないが、例えば、有機絶縁膜１０１の表面を、水蒸気又は気体状のアルコールからなるプラズマのように水酸基を発生させるプラズマに曝せばよい。
【００６５】
次に、図１（ｂ）に示すように、有機絶縁膜１０１の表面に、ＫｒＦ、ＡｒＦ若しくはＦ2 等のエキシマレーザ光、又はＳＯＲ（Synchrotron Orbit Radiation ）光等の高エネルギー光１０２をレチクル１０３を介して照射することにより、パターン露光を行なう。このようにすると、有機絶縁膜１０１の表面における高エネルギー光１０２が照射された部分（露光部）においては、水酸基がアブレーション又は光脱離作用により除去される一方、高エネルギー光１０２が照射されなかった部分（未露光部）には水酸基が残存するので、有機絶縁膜１０１の露光部にのみ、水酸基が除去されてなる改質層１０４が形成される。
【００６６】
次に、半導体基板１００を加熱した状態で、有機絶縁膜１０１の表面をヘキサメチルジシラザン（ＨＭＤＳ）の蒸気に暴露するシリル化処理を行なう。このようにすると、水酸基で終端されている未露光部（非改質部）の表面においてはシリル化反応が起こるので、図１（ｃ）に示すように、有機絶縁膜１０１の未露光部にシリル化層１０５が選択的に形成される。尚、シリル化処理としては、有機絶縁膜１０１の表面を他のシランカップリング剤等の有機シリコン化合物の蒸気に暴露してもよいし、有機絶縁膜１０１の表面にＨＭＤＳ等の有機シリコン化合物を含むプラズマを照射する処理を行なってもよい。
【００６７】
次に、有機絶縁膜１０１に対してシリル化層１０５をマスクとしてプラズマエッチングを行なって、図１（ｄ）に示すように、有機絶縁膜１０１に接続孔又は配線溝となる凹部１０６を形成する。このプラズマエッチングにおいては、酸素を主成分とするエッチングガス、窒素及び水素を含むエッチングガス、又はアンモニアを主成分とするエッチングガスからなるプラズマを用いると、良好なエッチングを行なうことができると共に、凹部１０６の内部に残渣が残り難い。また、有機絶縁膜１０１における凹部１０６の側壁がエッチングされることを防止するために、数Ｐａ以下の低圧プラズマを用いると共にプラズマエッチング中の基板温度を室温以下に保つことが好ましい。
【００６８】
次に、凹部１０６の内部に対して洗浄処理を行なった後、図示は省略しているが、金属膜を凹部１０６が埋め込まれるように堆積した後、該金属膜におけるシリル化層１０５の上に露出している部分を例えばＣＭＰ法により除去すると、凹部１０６の内部にプラグ又は埋め込み配線が形成される。尚、金属膜を構成する金属材料としては、Ａｌ、ＡｌにＳｉ及びＣｕのうちのすくなくとも１つが添加されたＡｌ合金、Ｃｕ、Ｃｕを主成分とするＣｕ合金、Ａｇ又はＡｕ等の低抵抗な金属材料を用いることが好ましい。
【００６９】
以上の工程を繰り返し行なって、プラグ及び埋め込み配線を交互に形成していくと、多層配線を形成することができる。
【００７０】
第１の実施形態によると、有機絶縁膜１０１の表面に選択的に形成されたシリル化層１０５をマスクにして有機絶縁膜１０１に対してプラズマエッチングを行なうことにより凹部１０６を形成するため、レジストパターンが不要になる。
【００７１】
このため、レジストフリープロセスを実現できるので、レジストパターンをアッシングにより除去したり又は有機絶縁膜１０１に対して過度のオーバーエッチングをしたりする工程が不要になる。従って、有機絶縁膜１０１の膜質が劣化する事態を防止できると共に、凹部１０６の周壁にダメージ層が形成されたり形状異常が発生したりする事態を防止することができる。
【００７２】
また、レジストパターンを形成するためのリソグラフィ技術において、リソグラフィ光源の波長が短いため焦点深度が浅くなるので、レジストパターンの下地となる絶縁膜の平坦度が悪い場合にはレジストパターンの形成が困難になるという問題がある。すなわち、ＡｒＦエキシマレーザの焦点深度が±３００ｎｍ以下であるのに対して、レジスト膜の厚さは５００ｎｍ以上であるから、余裕度は少ない。
【００７３】
ところが、第１の実施形態によると、図１（ｂ）に示す表面改質のためのリソグラフィ工程においては、有機絶縁膜１０１の表面のみを処理すればよいため、従来のレジストプロセスに比べて、余裕度は極めて増大する。
【００７４】
また、第１の実施形態においては、焦点深度の問題は有機絶縁膜１０１の表面の平坦度にのみに依存する。従って、半導体基板１００の平坦度が良くなくても、有機絶縁膜１０１を回転塗布により形成すると、有機絶縁膜１０１の平坦度は半導体基板１００の平坦度よりも向上する。
【００７５】
以上説明したように、第１の実施形態によると、焦点深度の問題を解決すると共に半導体基板１００の表面の平坦度の向上を図りながら、接続孔又は配線溝となる凹部１０６を安定して形成することができる。
【００７６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図２（ａ）〜（ｅ）を参照しながら説明する。
【００７７】
まず、図２（ａ）に示すように、半導体基板２００の上に比誘電率が低い有機絶縁膜２０１を堆積した後、該有機絶縁膜２０１の上に、例えばポリヒドロキシスチレンを主ポリマーとする化学増幅型レジストを塗布して被シリル化層２０２を形成する。
【００７８】
次に 図２（ｂ）に示すように、被シリル化層２０２の表面に高エネルギー光２０３をレチクル２０４を介して照射してパターン露光を行なう。このようにすると、被シリル化層２０２の表面における高エネルギー光２０３が照射された部分（露光部）にのみ改質層２０５が形成される。
【００７９】
次に、半導体基板２００を加熱した状態で、被シリル化層２０２の表面をヘキサメチルジシラザン（ＨＭＤＳ）の蒸気に暴露するシリル化処理を行なう。このようにすると、被シリル化層２０２の未露光部においてはシリル化反応が起こるので、図２（ｃ）に示すように、被シリル化層２０２の未露光部にシリル化層２０６が選択的に形成される。
【００８０】
次に、図２（ｄ）に示すように、改質層２０５を選択的に除去した後、有機絶縁膜２０１に対してシリル化層２０６をマスクとしてプラズマエッチングを行なって、図２（ｅ）に示すように、有機絶縁膜２０１に接続孔又は配線溝となる凹部２０７を形成する。尚、被シリル化層２０２の材質によっては、改質層２０５を選択的に除去する工程と有機絶縁膜２０１に凹部２０７を形成する工程とを連続的に行なってもよい。
【００８１】
次に、凹部２０７の内部に対して洗浄処理を行なった後、図示は省略しているが、金属膜を凹部２０７が埋め込まれるように堆積した後、該金属膜におけるシリル化層２０６の上に露出している部分を例えばＣＭＰ法により除去すると、凹部２０７の内部に埋め込みプラグ又は埋め込み配線が形成される。尚、金属膜を構成する金属材料としては、Ａｌ、ＡｌにＳｉ及びＣｕのうちのすくなくとも１つが添加されたＡｌ合金、Ｃｕ、Ｃｕを主成分とするＣｕ合金、Ａｇ又はＡｕ等の低抵抗な金属材料を用いることが好ましい。
【００８２】
以上の工程を繰り返し行なって、プラグ及び埋め込み配線を交互に形成していくと、多層配線を形成することができる。
【００８３】
第２の実施形態によると、有機絶縁膜２０１の表面に選択的に形成されたシリル化層２０６をマスクにして有機絶縁膜２０１に対してプラズマエッチングを行なうことにより凹部２０７を形成するので、レジストパターンが不要になる。従って、レジストフリープロセスを実現できるため、レジストパターンをアッシングにより除去したり又は有機絶縁膜に対して過度のオーバーエッチングをしたりする工程が不要になる。従って、有機絶縁膜２０１の膜質が劣化する事態を防止できると共に、凹部２０７の周壁にダメージ層が形成されたり形状異常が発生したりする事態を防止することができる。
【００８４】
特に、第２の実施形態によると、有機絶縁膜２０１の上に被シリル化層２０２を形成するため、有機絶縁膜２０１の材質により、有機絶縁膜２０１の表面を水酸基で終端させることが困難である場合にも、有機絶縁膜２０１の未露光部にシリル化層２０６を確実に形成することができる。従って、第２の実施形態によると、有機絶縁膜２０１の膜質とは無関係にシリル化層２０６を形成することができるので、有機絶縁膜２０１として、比誘電率が特に低い又は高い高機能の有機膜を採用する場合に有効である。
【００８５】
また、焦点深度の問題に関しては、シリル化層２０６となる被シリル化層２０２の厚さは１００ｎｍ〜２００ｎｍ程度あればよいため、５００ｎｍ以上の厚さを必要とするレジスト膜を用いるレジストプロセスに比べて、有効焦点深度は２倍〜５倍程度に増大するので、焦点深度の問題は解決される。シリル化層２０６の膜厚は有機絶縁膜２０１に対するエッチングに耐える必要最小限の厚さでよいため、有機絶縁膜２０１に対するプラズマエッチング条件の最適化により、有効焦点深度をさらに増大させることも可能である。
【００８６】
尚、第２の実施形態においては、被シリル化層２０２における改質層２０５（露光部）以外の領域（未露光部）に選択的にシリル化層２０６を形成したが、これに代えて、改質層２０５（露光部）に選択的にシリル化層２０６を形成してもよい。例えばＫｒＦ又はＡｒＦエキシマレーザを利用するリソグラフィにより改質層２０５を形成する場合、被シリル化層２０２を構成するポリヒドロキシスチレンを主ポリマーとする化学増幅型レジストの特性をポジ型にすると、未露光部をシリル化することができ、また前記化学増幅型レジストの特性をネガ型にすると、露光部をシリル化することができる。
【００８７】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について、図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）を参照しながら説明する。
【００８８】
まず、図３（ａ）に示すように、半導体基板３００の上に第１の絶縁膜３０１を堆積した後、該第１の絶縁膜３０１の上に、接続孔形成用開口部を有するレジストパターン３０２を形成する。第１の絶縁膜３０１としては、ＳｉＯ2 膜若しくはＳｉＯＦ膜のような無機絶縁膜、又は有機成分若しくは有機物質を含有する有機含有無機絶縁膜を用いることが好ましい。
【００８９】
次に、第１の絶縁膜３０１に対してレジストパターン３０２をマスクとしてプラズマエッチングを行なって、図３（ｂ）に示すように、第１の絶縁膜３０１に仮の接続孔３０３を形成した後、図３（ｃ）に示すように、第１の絶縁膜３０１の上に全面に亘って第２の絶縁膜３０４を堆積する。このようにすると、仮の接続孔３０３の内部には第２の絶縁膜３０４が埋め込まれる。尚、第２の絶縁膜３０４としては、第１の絶縁膜３０１との間でエッチング選択性を有していることが好ましいと共に、比誘電率が低い有機膜を用いることが好ましい。
【００９０】
次に、図３（ｄ）に示すように、第１の実施形態と同様にして、第２の絶縁膜３０４の表面部における配線溝を形成しない領域に選択的にシリル化層３０５を形成する。つまり、シリル化層３０５は配線溝形成領域に開口部を有している。
【００９１】
次に、第２の絶縁膜３０４に対してシリル化層３０５をマスクとしてプラズマエッチングを行なって、図４（ａ）に示すように、第２の絶縁膜３０４における仮の接続孔３０３に埋め込まれている部分を除去して真の接続孔３０６を形成すると共に、第２の絶縁膜３０４に配線溝３０７を形成する。このプラズマエッチングにおいては、酸素を主成分とするエッチングガス、窒素及び水素を含むエッチングガス、又はアンモニアを主成分とするエッチングガスからなるプラズマを用いると、良好なエッチングを行なうことができると共に、真の接続孔３０６及び配線溝３０７の内部に残渣が残り難い。
【００９２】
次に、図４（ｂ）に示すように、半導体基板３００を洗浄処理した後、金属膜３０８を真の接続孔３０６及び配線溝３０７が充填されるように堆積し、その後、金属膜３０８におけるシリル化層３０５の上に露出している部分を例えばＣＭＰ法により除去すると、図４（ｃ）に示すように、デュアルダマシン構造を有する金属配線３０９を形成することができる。尚、金属膜３０８を構成する金属材料としては、Ａｌ、ＡｌにＳｉ及びＣｕのうちのすくなくとも１つが添加されたＡｌ合金、Ｃｕ、Ｃｕを主成分とするＣｕ合金、Ａｇ又はＡｕ等の低抵抗な金属材料を用いることが好ましい。
【００９３】
第３の実施形態によると、第２の絶縁膜３０４の表面に選択的に形成されたシリル化層３０５をマスクにして第２の絶縁膜３０４に対してプラズマエッチングを行なうことにより、真の接続孔３０６及び配線溝３０７を形成するため、レジストパターンが不要になる。
【００９４】
このため、レジストフリープロセスを実現できるので、レジストパターンをアッシングにより除去したり又は第２の絶縁膜３０４に対して過度のオーバーエッチングをしたりする工程が不要になる。従って、第２の絶縁膜３０４の膜質の劣化並びに真の接続孔３０６及び配線溝３０７の形状の劣化を引き起こすことなく、真の接続孔３０６及び配線溝３０７を形成することができる。
【００９５】
また、図４（ａ）に示すように、真の接続孔３０６の内部に第２の絶縁膜３０４が残ることはあっても、従来のようにレジスト材料は残らないので、酸素プラズマによるアッシングは不要になる。仮に、アッシング処理が必要な場合でも、非常に軽いアッシング処理でよいから、真の接続孔３０６及び配線溝３０７の側壁が受けるダメージを軽くすることができる。
【００９６】
また、第１の実施形態と同様、シリル化層３０５を形成するためのリソグラフィ工程においては、第２の絶縁膜３０４の表面のみを処理すればよいため、従来のレジストプロセスに比べて、焦点深度の余裕度は極めて増大する。
【００９７】
また、第３の実施形態によると、第１の絶縁膜３０１が無機絶縁膜又は有機含有無機絶縁膜であると共に、第２の絶縁膜３０４が有機絶縁膜であるため、有機絶縁材料を回転塗布して第２の絶縁膜３０４を形成する際に、有機絶縁材料を良好に塗布できると共に第１の絶縁膜３０１と第２の絶縁膜３０４との界面にミキシング層が形成され難い。また、第１の絶縁膜３０１の上にエッチングストッパーを設けなくても、図４（ａ）に示した第２の絶縁膜３０４をプラズマエッチングする工程において、第１の絶縁膜３０１をエッチングすることなく第２の絶縁膜３０４をエッチングできるので、図４（ｃ）に示すように、良好な形状のデュアルダマシン構造を有する金属配線３０９を形成することができる。
【００９８】
さらに、第１の絶縁膜３０１が、下層の有機絶縁膜とＳｉＯ2 又はＳｉ3Ｎ4等の上層の無機絶縁膜との積層構造であれば、第２の絶縁膜３０４がＣＶＤ（Chemical Vapor Deposition ）法により堆積された有機絶縁膜でなくても、良好な形状のデュアルダマシン構造を有する金属配線３０９を形成することができる。この場合、シリル化層をマスクにして上層の無機絶縁膜をエッチングした後、シリル化層及び上層の無機絶縁膜をマスクとして下層の有機絶縁膜に対してエッチングを行なうと、第１の絶縁膜３０１の上に形成するシリル化層３０５の厚さをより一層薄くすることができるので、有効焦点深度をより大きくすることができる。
【００９９】
尚、シリル化層３０５の配線溝形成用開口部の位置が仮の接続孔３０３に対して位置ずれを起こす恐れがある場合には、第１の絶縁膜３０１として、アモルファスカーボン膜からなる有機絶縁膜を用いることが好ましい。このようにすると、第２の絶縁膜３０４を回転塗布により形成する際に、第１の絶縁膜３０１と第２の絶縁膜３０４との界面にミキシング層が形成され難いと共に、第２の絶縁膜３０４をプラズマエッチングする工程において、第１の絶縁膜３０１もエッチングされるため、図４（ｄ）に示すように、真の接続孔３０６と配線溝３０７との接続面積の低減を防止することができる。
【０１００】
また、第２の絶縁膜３０４として、ＣＶＤ法により堆積された無機又は有機の絶縁膜を用いる場合には、第１の絶縁膜３０１を第２の絶縁膜３０４と同種の材料を用いることにより、図４（ｄ）に示すように、真の接続孔３０６と配線溝３０７との接続面積の低減を防止することができる。もっとも、この場合には、真の接続孔３０６及び配線溝３０７を形成するためのプラズマエッチング工程が困難になると共に、エッチング後の洗浄工程が困難になる。
【０１０１】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置の製造方法について、図５（ａ）〜（ｄ）及び図６（ａ）〜（ｃ）を参照しながら説明する。
【０１０２】
まず、図５（ａ）に示すように、半導体基板４００の上に、無機絶縁膜又は有機含有無機絶縁膜からなる第１の絶縁膜４０１を堆積した後、周知のリソグラフィにより、該第１の絶縁膜４０１の上に、接続孔形成用開口部を有するレジストパターン４０２を形成する。
【０１０３】
次に、第１の絶縁膜４０１に対してレジストパターン４０２をマスクとしてプラズマエッチングを行なって、図５（ｂ）に示すように、第１の絶縁膜４０１に仮の接続孔４０３を形成した後、図５（ｃ）に示すように、第１の絶縁膜４０１の上に全面に亘って有機絶縁膜からなる第２の絶縁膜４０４を堆積する。このようにすると、仮の接続孔４０３の内部には第２の絶縁膜４０４が埋め込まれる。
【０１０４】
次に、図５（ｄ）に示すように、第２の絶縁膜４０４の上に、例えばポリヒドロキシスチレンを主ポリマーとする化学増幅型レジストを塗布して被シリル化層４０５を形成する。
【０１０５】
次に、第２の実施形態と同様にして、被シリル化層４０５の表面に高エネルギー光をレチクルを介して照射して、図６（ａ）に示すように、被シリル化層４０５の表面における露光部にのみ改質層４０６を形成する。その後、半導体基板４００を加熱した状態で、被シリル化層４０５の表面をヘキサメチルジシラザン（ＨＭＤＳ）の蒸気に暴露するシリル化処理を行なって、被シリル化層４０５の未露光部にシリル化層４０７を形成する。
【０１０６】
次に、図６（ｂ）に示すように、改質層４０６を選択的に除去した後、第２の絶縁膜４０４に対してシリル化層４０７をマスクとしてプラズマエッチングを行なって、図６（ｃ）に示すように、第２の絶縁膜４０４における仮の接続孔４０３に埋め込まれている部分を除去して真の接続孔４０８を形成すると共に、第２の絶縁膜４０４に配線溝４０９を形成する。
【０１０７】
次に、半導体基板４００を洗浄処理した後、図示は省略しているが、真の接続孔４０８及び配線溝４０９が充填されるように金属膜を堆積した後、該金属膜におけるシリル化層４０７の上に露出している部分を例えばＣＭＰ法により除去して、デュアルダマシン構造を有する金属配線を形成する。
【０１０８】
第４の実施形態によると、第２の絶縁膜４０４の表面に選択的に形成されたシリル化層４０７をマスクにして第２の絶縁膜４０４に対してプラズマエッチングを行なうことにより、真の接続孔４０８及び配線溝４０９を形成するため、レジストフリープロセスを実現できるので、レジストパターンをアッシングにより除去したり又は第２の絶縁膜４０４に対して過度のオーバーエッチングをしたりする工程が不要になる。従って、第２の絶縁膜４０４の膜質の劣化並びに真の接続孔４０８及び配線溝４０９の形状の劣化を引き起こすことなく、真の接続孔４０８及び配線溝４０９を形成することができる。
【０１０９】
また、第２の実施形態と同様、第２の絶縁膜４０４の材質により、第２の絶縁膜４０４の表面を水酸基で終端させることが困難である場合にも、第２の絶縁膜４０４の未露光部にシリル化層４０７を確実に形成することができる。従って、第２の絶縁膜４０４の膜質とは無関係にシリル化層４０７を形成することができる。
【０１１０】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置の製造方法について、図７（ａ）〜（ｃ）及び図８（ａ）〜（ｃ）を参照しながら説明する。
【０１１１】
まず、図７（ａ）に示すように、半導体基板５００の上に第１の絶縁膜５０１を堆積した後、該第１の絶縁膜５０１の上にエッチングストッパー膜５０２を形成する。その後、図７（ｂ）に示すように、エッチングストッパー膜５０２の上に、接続孔形成用開口部を有するレジストパターン５０３を形成する。
【０１１２】
次に、エッチングストッパー膜５０２及び第１の絶縁膜５０１に対してレジストパターン５０３をマスクとしてプラズマエッチングを行なって、図７（ｃ）に示すように、第１の絶縁膜５０１及びエッチングストッパー膜５０２に仮の接続孔５０４を形成した後、図８（ａ）に示すように、エッチングストッパー膜５０２の上に全面に亘って第２の絶縁膜５０５を堆積する。このようにすると、仮の接続孔５０４の内部に第２の絶縁膜５０５が埋め込まれる。
【０１１３】
次に、図８（ｂ）に示すように、第２の絶縁膜５０５の表面部における配線溝を形成しない領域に選択的にシリル化層５０６を形成する。つまり、シリル化層５０６は配線溝形成領域に開口部を有している。
【０１１４】
次に、第２の絶縁膜５０５に対してシリル化層５０６をマスクとしてプラズマエッチングを行なって、図８（ｃ）に示すように、第２の絶縁膜５０５における仮の接続孔５０４に埋め込まれている部分を除去して真の接続孔５０７を形成すると共に、第２の絶縁膜５０５に配線溝５０８を形成する。
【０１１５】
次に、半導体基板５００を洗浄処理した後、図示は省略しているが、真の接続孔５０７及び配線溝５０８が充填されるように金属膜を堆積した後、該金属膜におけるシリル化層５０６の上に露出している部分を例えばＣＭＰ法により除去して、デュアルダマシン構造を有する金属配線を形成する。
【０１１６】
第５の実施形態によると、第１の絶縁膜５０１と第２の絶縁膜５０５との間にエッチングストッパー膜５０２を形成したため、第１の絶縁膜５０１と第２の絶縁膜５０５との間にエッチング選択性がなくてもよい。従って、第１の絶縁膜５０１及び第２の絶縁膜５０５としては、回転塗布により形成される有機絶縁膜を用いても、第２の絶縁膜５０５を安定して形成できると共に、第１の絶縁膜５０１と第２の絶縁膜５０５との界面にミキシング層が形成される恐れがない。また、第１の絶縁膜５０１として有機無機ハイブリッド膜を用いると共に、第２の絶縁膜５０５として有機絶縁膜を用いても、第２の絶縁膜５０５をプラズマエッチングする際に第１の絶縁膜５０１の露出部分がプラズマの照射により収縮する事態を回避できるので、正常な形状のデュアルダマシン構造を有する金属配線を形成することができる。
【０１１７】
尚、第５の実施形態では、図７（ｃ）に示すように、第１の絶縁膜５０１及びエッチングストッパー膜５０２に仮の接続孔５０４を形成したが、これに代えて、第１の絶縁膜５０１をエッチングすることなくエッチングストッパー膜５０２にのみ仮の接続孔５０４を形成して、第５の実施形態に示されるプロセスシーケンスを進めても、第１の絶縁膜５０１と第２の絶縁膜５０５とが同一材料からなるか又はプラズマエッチングに対してほぼ等価な特性を示す膜であれば、第５の実施形態の等価な結果が得られる。さらに、第１の絶縁膜５０１と第２の絶縁膜５０５とが異なる材料からなる場合には、第２の絶縁膜５０５、第１の絶縁膜５０１の順にシリル化層５０６をマスクとして２段階のエッチングを行なえば、第５の実施形態と等価の結果が得られる。
【０１１８】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置の製造方法について、図９（ａ）〜（ｄ）及び図１０（ａ）〜（ｄ）を参照しながら説明する。
【０１１９】
まず、図９（ａ）に示すように、半導体基板６００の上に第１の絶縁膜６０１を堆積した後、該第１の絶縁膜６０１の上にエッチングストッパー膜６０２を形成する。その後、図９（ｂ）に示すように、エッチングストッパー膜６０２の上に、接続孔形成用開口部を有するレジストパターン６０３を形成する。
【０１２０】
次に、エッチングストッパー膜６０２及び第１の絶縁膜６０１に対してレジストパターン６０３をマスクとしてプラズマエッチングを行なって、図９（ｃ）に示すように、第１の絶縁膜６０１及びエッチングストッパー膜６０２に仮の接続孔６０４を形成した後、図９（ｄ）に示すように、エッチングストッパー膜６０２の上に全面に亘って第２の絶縁膜６０５を堆積する。このようにすると、仮の接続孔６０４の内部に第２の絶縁膜６０５が埋め込まれる。
【０１２１】
次に、図１０（ａ）に示すように、第２の絶縁膜６０５の上に、例えばポリヒドロキシスチレンを主ポリマーとする化学増幅型レジストを塗布して被シリル化層６０６を形成した後、該被シリル化層６０６の表面に高エネルギー光をレチクルを介して照射して、図１０（ｂ）に示すように、被シリル化層６０６の表面における露光部にのみ改質層６０７を形成する。その後、被シリル化層６０６の表面をヘキサメチルジシラザン（ＨＭＤＳ）の蒸気に暴露するシリル化処理を行なって、図１０（ｂ）に示すように、被シリル化層６０６の未露光部にシリル化層６０８を形成する。
【０１２２】
次に、図１０（ｃ）に示すように、改質層６０７を除去した後、第２の絶縁膜６０５に対してシリル化層６０８をマスクとしてプラズマエッチングを行なって、図１０（ｄ）に示すように、第２の絶縁膜６０５における仮の接続孔６０４に埋め込まれている部分を除去して真の接続孔６０９を形成すると共に、第２の絶縁膜６０５に配線溝６１０を形成する。
【０１２３】
次に、半導体基板６００を洗浄処理した後、図示は省略しているが、真の接続孔６０９及び配線溝６１０が充填されるように金属膜を堆積した後、該金属膜におけるシリル化層６０８の上に露出している部分を例えばＣＭＰ法により除去して、デュアルダマシン構造を有する金属配線を形成する。
【０１２４】
第６の実施形態によると、第５の実施形態と同様、第１の絶縁膜６０１と第２の絶縁膜６０５との間にエッチングストッパー膜６０２を形成するため、第１の絶縁膜６０１と第２の絶縁膜６０５との間にエッチング選択性がなくてもよい。
【０１２５】
また、第２の実施形態と同様、第２の絶縁膜６０５の上に形成された被シリル化層６０６の未露光部にシリル化層６０８を形成するため、第２の絶縁膜６０５の膜質とは無関係にシリル化層６０８を形成することができる。
【０１２６】
尚、第６の実施形態では、図９（ｃ）に示すように、第１の絶縁膜６０１及びエッチングストッパー膜６０２に仮の接続孔６０４を形成したが、これに代えて、第１の絶縁膜６０１をエッチングすることなくエッチングストッパー膜６０２にのみ仮の接続孔６０４を形成して第６の実施形態に示されるプロセスシーケンスを進めても、第５の実施形態の尚書きで説明した内容と同様、第６の実施形態と等価な結果が得られる。
【０１２７】
（第７の実施形態）
以下、本発明の第７の実施形態に係る半導体装置の製造方法について、図１１（ａ）〜（ｅ）を参照しながら説明する。
【０１２８】
まず、図１１（ａ）に示すように、半導体基板７００の上に第１の絶縁膜７０１を堆積した後、該第１の絶縁膜７０１の上にエッチングストッパー膜７０２を形成する。
【０１２９】
次に、エッチングストッパー膜７０２の上に、配線溝の幅よりも大きい径の開口部を有するレジストパターンを形成した後、該レジストパターンをマスクとして、エッチングストッパー膜７０２及び第１の絶縁膜７０１に対してプラズマエッチングを行なって、図１１（ｂ）に示すように、第１の絶縁膜７０１及びエッチングストッパー膜７０２に、配線溝形成領域の両側に拡がる大きい径を有する仮の接続孔７０３を形成した後、図１１（ｃ）に示すように、エッチングストッパー膜７０２の上に全面に亘って第２の絶縁膜７０４を堆積する。このようにすると、仮の接続孔７０３の内部に第２の絶縁膜７０４が埋め込まれる。
【０１３０】
次に、第１の実施形態と同様にして、図１１（ｄ）に示すように、第２の絶縁膜７０４の表面部における配線溝を形成しない領域に選択的にシリル化層７０６を形成する。つまり、シリル化層７０６は配線溝形成領域に開口部を有している。
【０１３１】
次に、第２の絶縁膜７０４に対してシリル化層７０６をマスクとしてプラズマエッチングを行なって、図１１（ｅ）に示すように、真の接続孔７０７と、該真の接続孔７０７の径と同じ幅を有する配線溝７０８とを同時に形成する。
【０１３２】
次に、半導体基板７００を洗浄処理した後、図示は省略しているが、真の接続孔７０７及び配線溝７０８が充填されるように金属膜を堆積した後、該金属膜におけるシリル化層７０６の上に露出している部分を例えばＣＭＰ法により除去して、デュアルダマシン構造を有する金属配線を形成する。
【０１３３】
第７の実施形態によると、第１の絶縁膜７０１及びエッチングストッパー膜７０２に、配線溝形成領域の両側に拡がる大きい径を有する仮の接続孔７０３を形成した後、仮の接続孔７０３の内部を含むエッチングストッパー膜７０２の上に第２の絶縁膜７０４を堆積し、その後、第２の絶縁膜７０４に対して配線溝形成用開口部を有するシリル化層７０６をマスクとしてプラズマエッチングを行なうため、シリル化層７０６の開口部（配線溝形成領域）が仮の接続孔７０３に対して位置ずれを起こしても、第１の絶縁膜７０１が真の接続孔７０７に露出することがないと共に真の接続孔７０７の径が配線溝７０８の幅よりも減少することがない。
【０１３４】
また、デュアルダマシン構造の金属配線と、該金属配線よりも下側に形成されている下層金属配線（図示は省略している。）との位置あわせは、これら金属配線と下層金属配線との位置あわせのみによって決定されるので、これら金属配線と下層金属配線との位置あわせを考慮するだけで、金属配線同士の接続面積を確保することができる。
【０１３５】
（第８の実施形態）
以下、本発明の第８の実施形態に係る半導体装置の製造方法について、図１２（ａ）〜（ｅ）を参照しながら説明する。
【０１３６】
まず、図１２（ａ）に示すように、半導体基板８００の上に第１の絶縁膜８０１を堆積した後、該第１の絶縁膜８０１の上にエッチングストッパー膜８０２を形成する。
【０１３７】
次に、エッチングストッパー膜８０２の上に、配線溝の幅よりも小さい径の開口部を有するレジストパターンを形成した後、該レジストパターンをマスクとして、エッチングストッパー膜８０２及び第１の絶縁膜８０１に対してプラズマエッチングを行なって、図１２（ｂ）に示すように、第１の絶縁膜８０１及びエッチングストッパー膜８０２に、配線溝の幅よりも小さい径を有する仮の接続孔８０３を形成した後、図１２（ｃ）に示すように、エッチングストッパー膜８０２の上に全面に亘って第２の絶縁膜８０４を堆積する。このようにすると、仮の接続孔８０３の内部に第２の絶縁膜８０４が埋め込まれる。
【０１３８】
次に、第１の実施形態と同様にして、図１２（ｄ）に示すように、第２の絶縁膜８０４の表面部における配線溝を形成しない領域に選択的にシリル化層８０５を形成した後、第２の絶縁膜８０４に対してシリル化層８０５をマスクとしてプラズマエッチングを行なって、図１２（ｅ）に示すように、第２の絶縁膜８０４における仮の接続孔８０３に埋め込まれている部分を除去して真の接続孔８０６を形成すると共に、第２の絶縁膜８０４に、真の接続孔８０６の径よりも大きい幅を有する配線溝８０７を形成する。
【０１３９】
次に、半導体基板８００を洗浄処理した後、図示は省略しているが、真の接続孔８０６及び配線溝８０７が充填されるように金属膜を堆積した後、該金属膜におけるシリル化層８０５の上に露出している部分を例えばＣＭＰ法により除去して、デュアルダマシン構造を有する金属配線を形成する。
【０１４０】
第８の実施形態によると、第１の絶縁膜８０１及びエッチングストッパー膜８０２に、仮の接続孔８０３を形成した後、エッチングストッパー膜８０２の上に第２の絶縁膜８０４を堆積し、その後、第２の絶縁膜８０４に対して、仮の接続孔８０３の径よりも大きい幅の配線溝形成用開口部を有するシリル化層８０５をマスクとしてプラズマエッチングを行なうため、シリル化層８０５が仮の接続孔８０６に対して位置ずれを起こしても、配線溝８０７と真の接続孔８０６との接続面積が低減することはないと共に第２の絶縁膜８０４が真の接続孔８０６の内部に残ることがないので、安定した接続面積を持つデュアルダマシン構造の金属配線を形成することができる。
【０１４１】
また、デュアルダマシン構造の金属配線と、該金属配線よりも下側に形成されている下層金属配線（図示は省略している。）との位置あわせは、下層金属配線と仮の接続孔８０３との位置あわせのみによって決定されるので、仮の接続孔８０３と下層金属配線との位置あわせを考慮するだけで、金属配線同士の接続面積を確保することができる。
【０１４２】
（第９の実施形態）
以下、本発明の第９の実施形態に係る半導体装置の製造方法について、図１３（ａ）〜（ｄ）及び図１４（ａ）〜（ｃ）を参照しながら説明する。
【０１４３】
まず、図１３（ａ）に示すように、半導体基板９００の上に第１の絶縁膜９０１を堆積した後、該第１の絶縁膜９０１の上にエッチングストッパー膜９０２を形成する。
【０１４４】
次に、エッチングストッパー膜９０２の上に、接続孔形成用開口部を有するレジストパターンを形成した後、該レジストパターンをマスクとして、エッチングストッパー膜９０２及び第１の絶縁膜９０１に対してプラズマエッチングを行なって、図１３（ｂ）に示すように、第１の絶縁膜９０１及びエッチングストッパー膜９０２に接続孔９０３を形成する。
【０１４５】
次に、図１３（ｃ）に示すように、接続孔９０３の内部を含むエッチングストッパー膜９０２の上に全面に亘って第１の金属膜９０４を堆積する。第１の金属膜９０４を構成する金属材料としては、Ｗ（タングステン）、ポリシリコン、ＴｉＮ、Ａｌ、ＡｌにＳｉ及びＣｕのうちのすくなくとも１つが添加されたＡｌ合金、Ｃｕ、Ｃｕを主成分とするＣｕ合金、Ａｇ又はＡｕ等の低抵抗な金属材料を用いることが好ましい。
【０１４６】
次に、図１３（ｄ）に示すように、第１の金属膜９０４におけるエッチングストッパー膜９０２の上に露出している部分を例えばＣＭＰ法により除去してプラグ９０５を形成した後、図１４（ａ）に示すように、プラグ９０５及びエッチングストッパー膜９０２の上に全面に亘って第２の絶縁膜９０６を堆積する。
【０１４７】
次に、図１４（ｂ）に示すように、第２の絶縁膜９０６の表面部における配線溝を形成しない領域に選択的にシリル化層９０７を形成した後、第２の絶縁膜９０６に対してシリル化層９０７をマスクとしてプラズマエッチングを行なって、図１４（ｃ）に示すように、第２の絶縁膜９０６に配線溝９０８を形成する。
【０１４８】
次に、半導体基板９００を洗浄処理した後、図示は省略しているが、配線溝９０８が充填されるように第２の金属膜を堆積した後、該第２の金属膜におけるシリル化層９０７の上に露出している部分を例えばＣＭＰ法により除去して金属配線を形成する。
【０１４９】
第９の実施形態によると、第２の絶縁膜９０６の表面に選択的に形成されたシリル化層９０７をマスクにして第２の絶縁膜９０６に対してプラズマエッチングを行なうことにより、プラグ９０５と接続される配線溝９０８を形成するため、レジストパターンが不要になる。
【０１５０】
このため、レジストフリープロセスを実現できるので、レジストパターンをアッシングにより除去したり又は第２の絶縁膜９０６に対して過度のオーバーエッチングをしたりする工程が不要になるので、第２の絶縁膜９０６の膜質の劣化及び配線溝９０８の形状の劣化を引き起こすことなく、配線溝９０８を形成することができる。
【０１５１】
（第９の実施形態の第１の変形例）
第９の実施形態の第１の変形例は、第７の実施形態と同様、図１５（ａ）に示すように、第１の絶縁膜９０１に、配線溝形成領域の両側に拡がる大きい径を有するプラグ９０５を形成した後、第２の絶縁膜９０６に対して配線溝形成用開口部を有するシリル化層９０７をマスクとしてプラズマエッチングを行なって配線溝９０８を形成する。
【０１５２】
このため、シリル化層９０７がプラグ９０５に対して位置ずれを起こしても、プラグ９０５の径が配線溝９０８の幅よりも減少することがない。
【０１５３】
（第９の実施形態の第２の変形例）
第９の実施形態の第２の変形例は、第８の実施形態と同様、図１５（ｂ）に示すように、第１の絶縁膜９０１にプラグ９０５を形成した後、第２の絶縁膜９０６に対して、プラグ９０５の径よりも大きい幅の配線溝形成用開口部を有するシリル化層９０７をマスクとしてプラズマエッチングを行なって配線溝９０８を形成する。
【０１５４】
このため、シリル化層９０７がプラグ９０５に対して位置ずれを起こしても、配線溝９０８とプラグ９０５との接続面積が低減することはない。
【０１５５】
（第１０の実施形態）
以下、本発明の第１０の実施形態に係る半導体装置の製造方法について、図１６（ａ）〜（ｄ）及び図１７（ａ）〜（ｄ）を参照しながら説明する。
【０１５６】
まず、図１６（ａ）に示すように、半導体基板１０００の上に第１の絶縁膜１００１を堆積した後、該第１の絶縁膜１００１の上にエッチングストッパー膜１００２を形成する。
【０１５７】
次に、エッチングストッパー膜１００２の上に、接続孔形成用開口部を有するレジストパターンを形成した後、該レジストパターンをマスクとして、エッチングストッパー膜１００２及び第１の絶縁膜１００１に対してプラズマエッチングを行なって、図１６（ｂ）に示すように、第１の絶縁膜１００１に接続孔１００３を形成する。その後、図１６（ｃ）に示すように、接続孔１００３の内部を含むエッチングストッパー膜１００２の上に全面に亘って第１の金属膜１００４を堆積する。第１の金属膜１００４を構成する金属としては、第９の実施形態の第１の金属膜９０４と同様の金属材料を用いることが好ましい。
【０１５８】
次に、図１６（ｄ）に示すように、第１の金属膜１００４におけるエッチングストッパー膜１００２の上に露出している部分を例えばＣＭＰ法により除去してプラグ１００５を形成した後、図１７（ａ）に示すように、プラグ１００５及びエッチングストッパー膜１００２の上に全面に亘って第２の絶縁膜１００６を堆積する。
【０１５９】
次に、図１７（ｂ）に示すように、第２の絶縁膜１００６の上に、例えばポリヒドロキシスチレンを主ポリマーとする化学増幅型レジストを塗布して被シリル化層１００７を形成した後、該被シリル化層１００７の表面に高エネルギー光をレチクルを介して照射して、図１７（ｃ）に示すように、被シリル化層１００７の表面における露光部にのみ改質層１００８を形成する。その後、被シリル化層１００７の表面をヘキサメチルジシラザン（ＨＭＤＳ）の蒸気に暴露するシリル化処理を行なって、被シリル化層１００７の未露光部にシリル化層１００９を形成する。
【０１６０】
次に、改質層１００８を除去した後、第２の絶縁膜１００６に対してシリル化層１００９をマスクとしてプラズマエッチングを行なって、図１７（ｄ）に示すように、第２の絶縁膜１００６に配線溝１０１０を形成する。
【０１６１】
次に、半導体基板１０００を洗浄処理した後、図示は省略しているが、配線溝１０１０が充填されるように第２の金属膜を堆積した後、該第２の金属膜におけるシリル化層１００９の上に露出している部分を例えばＣＭＰ法により除去して金属配線を形成する。
【０１６２】
第１０の実施形態によると、第２の絶縁膜１００６の上に選択的に形成されたシリル化層１００９をマスクにして第２の絶縁膜１００６に対してプラズマエッチングを行なうことにより、プラグ１００５と接続される配線溝１０１０を形成するため、レジストパターンが不要になる。
【０１６３】
このため、レジストフリープロセスを実現できるので、レジストパターンをアッシングにより除去したり又は第２の絶縁膜１００６に対して過度のオーバーエッチングをしたりする工程が不要になるので、第２の絶縁膜１００６の膜質の劣化及び配線溝１０１０の形状の劣化を引き起こすことなく、配線溝１０１０を形成することができる。
【０１６４】
また、第２の実施形態と同様、第２の絶縁膜１００６の膜質とは無関係にシリル化層１００９を形成することができる。
【０１６５】
（第１１の実施形態）
以下、本発明の第１１の実施形態に係る半導体装置の製造方法について、図１８（ａ）〜（ｄ）及び図１９（ａ）〜（ｃ）を参照しながら説明する。
【０１６６】
まず、図１８（ａ）に示すように、半導体基板１１００の上に例えば有機絶縁膜からなる第１の絶縁膜１１０１を堆積した後、該第１の絶縁膜１１０１の上に、例えばポリヒドロキシスチレンを主ポリマーとする化学増幅型レジストを塗布して第１の被シリル化層１１０２を形成する。
【０１６７】
次に、第１の被シリル化層１１０２の表面に高エネルギー光をレチクルを介して照射して、図１８（ｂ）に示すように、第１の被シリル化層１１０２の表面における露光部にのみ第１の改質層１１０３を形成した後、第１の被シリル化層１１０２の表面をヘキサメチルジシラザン（ＨＭＤＳ）の蒸気に暴露するシリル化処理を行なって、第１の被シリル化層１１０２の未露光部に第１のシリル化層１１０４を形成する。
【０１６８】
次に、第１の絶縁膜１１０１に対して第１のシリル化層１１０４をマスクとしてプラズマエッチングを行なって、図１８（ｃ）に示すように、第１の絶縁膜１１０１及び第１のシリル化層１１０４に仮の接続孔１１０５を形成する。
【０１６９】
次に、図１８（ｄ）に示すように、第１のシリル化層１１０４の上に全面に亘って、例えば有機絶縁膜からなる第２の絶縁膜１１０６を堆積した後、図１９（ａ）に示すように、第２の絶縁膜１１０６の上に、例えばポリヒドロキシスチレンを主ポリマーとする化学増幅型レジストを塗布して第２の被シリル化層１１０７を形成する。
【０１７０】
次に、第２の被シリル化層１１０７の表面に高エネルギー光をレチクルを介して照射して、図１９（ｂ）に示すように、第２の被シリル化層１１０７の表面における露光部にのみ第２の改質層１１０８を形成した後、第２の被シリル化層１１０７の表面をヘキサメチルジシラザン（ＨＭＤＳ）の蒸気に暴露するシリル化処理を行なって、第２の被シリル化層１１０７の未露光部に第２のシリル化層１１０９を形成する。
【０１７１】
次に、第２の絶縁膜１１０６に対して第２のシリル化層１１０９をマスクとしてプラズマエッチングを行なって、図１９（ｃ）に示すように、第１の絶縁膜１１０１に真の接続孔１１１０を形成すると共に第２の絶縁膜１１０６に配線溝１１１１を形成する。
【０１７２】
次に、半導体基板１１００を洗浄処理した後、図示は省略しているが、真の接続孔１１１０及び配線溝１１１１が充填されるように第２の金属膜を堆積した後、該第２の金属膜における第２のシリル化層１１０９の上に露出している部分を例えばＣＭＰ法により除去してデュアルダマシン構造を有する金属配線を形成する。
【０１７３】
第１１の実施形態によると、第１の絶縁膜１１０１の上に選択的に形成された第１のシリル化層１１０４をマスクにして第１の絶縁膜１１０１に対してプラズマエッチングを行なうと共に、第２の絶縁膜１１０６の上に選択的に形成された第２のシリル化層１１０９をマスクにして第２の絶縁膜１１０６に対してプラズマエッチングを行なうため、レジストパターンが不要になる。
【０１７４】
このため、レジストフリープロセスを実現できるので、レジストパターンをアッシングにより除去したり又は第２の絶縁膜１１０６に対して過度のオーバーエッチングをしたりする工程が不要になるので、第２の絶縁膜１１０６の膜質の劣化及び配線溝１１１１の形状の劣化を引き起こすことなく、配線溝１１１１を形成することができる。
【０１７５】
また、第１の絶縁膜１１０１と第２の絶縁膜１１０６との間に第１のシリル化層１１０４を形成しておいてから、第２の絶縁膜１１０６の表面に選択的に形成された第２のシリル化層１１０９をマスクにして第２の絶縁膜１１０６に対してプラズマエッチングを行なって、真の接続孔１１１０及び配線溝１１１１を形成するので、第１の絶縁膜１１０１と第２の絶縁膜１１０６との間にエッチング選択性がなくてもよいと共に、第１の絶縁膜１１０１及び第２の絶縁膜１１０６の膜質とは無関係に第１のシリル化層１１０４及び第２のシリル化層１１０９を形成することができる。
【０１７６】
また、焦点深度の問題に関しては、第１及び第２のシリル化層１１０４、１１０９の厚さは１００ｎｍ〜２００ｎｍ程度あればよいため、５００ｎｍ以上の厚さを必要とするレジスト膜を用いるレジストプロセスに比べて、有効焦点深度は２倍〜５倍程度に増大するので、焦点深度の問題は解決される。
【０１７７】
また、半導体基板１１００の平坦度が低くても、第１の絶縁膜１１０１として回転塗布により形成される有機絶縁膜を用いると、第１の絶縁膜１１０１の平坦度は半導体基板１１００の平坦度よりも向上する。
【０１７８】
尚、第１１の実施形態においては、第１及び第２のシリル化層１１０４、１１０９を、第１及び第２の被シリル化層１１０２、１１０７における非改質部に対してシリル化処理を行なうことにより形成したが、これに代えて、第１の実施形態と同様、第１及び第２の絶縁膜１１０１、１１０６の表面を水酸基で終端しておいてから、水酸基で終端されている未露光部（非改質部）に対してシリル化処理を行なうことにより、第１及び第２のシリル化層１１０４、１１０９を形成してもよい。
【０１７９】
以上の第１〜第１１の実施形態においては、第１及び第２の絶縁膜として有機膜、無機膜又は有機無機ハイブリッド膜からなる低誘電率膜を用いた事例について説明したが、第１の絶縁膜及び第２の絶縁膜のうちの少なくとも１つが分子構造内に空孔を有する多孔質膜であっても、エッチング条件の最適化等により第１〜第１１の実施形態において説明した効果が得られる。
【０１８０】
この場合、多孔質膜としては、数個の原子の集合程度の大きさの空孔を有する巨視的分子構造を有するものであってもよいし、数個の分子の集合程度以上の大きさの空孔を有する微視的分子構造を有するものであってもよい。
【０１８１】
【発明の効果】
第１〜第６の半導体装置の製造方法によると、絶縁膜の上に選択的に形成されたシリル化層をマスクにして絶縁膜に対してエッチングを行なって、接続孔又は配線溝となる凹部を形成するため、レジストパターンが不要になる。このため、レジストフリープロセスを実現できるので、レジストパターンをアッシングにより除去したり又は絶縁膜に対して過度のオーバーエッチングをしたりする工程が不要になる。従って、絶縁膜の膜質が劣化する事態を防止できると共に、凹部の周壁にダメージ層又は形状異常が形成される事態を防止することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｄ）は、第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】（ａ）〜（ｃ）は、第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】（ａ）〜（ｃ）は、第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】（ａ）〜（ｄ）は、第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】（ａ）〜（ｄ）は、第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】（ａ）〜（ｅ）は、第７の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】（ａ）〜（ｅ）は、第８の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１３】（ａ）〜（ｄ）は、第９の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１４】（ａ）〜（ｃ）は、第９の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１５】（ａ）は、第９の実施形態の第１の変形例に係る半導体装置の製造方法の工程を示す断面図であり、（ｂ）は、第９の実施形態の第２の変形例に係る半導体装置の製造方法の工程を示す断面図である。
【図１６】（ａ）〜（ｄ）は、第１０の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１７】（ａ）〜（ｄ）は、第１０の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１８】（ａ）〜（ｄ）は、第１１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１９】（ａ）〜（ｃ）は、第１１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２０】（ａ）〜（ｄ）は、第１の従来例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２１】（ａ）〜（ｄ）は、第２の従来例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２２】（ａ）〜（ｃ）は、第２の従来例に係る半導体装置の製造方法の各工程を示す断面図である。
【図２３】（ａ）は、第１の従来例に係る半導体装置の製造方法の問題点を説明する断面図であり、（ｂ）及び（ｃ）は、第２の従来例に係る半導体装置の製造方法の問題点を説明する断面図である。
【符号の説明】
１００ 半導体基板
１０１ 有機絶縁膜
１０２ 高エネルギー光
１０３ レチクル
１０４ 改質層
１０５ シリル化層
１０６ 凹部
２００ 半導体基板
２０１ 有機絶縁膜
２０２ 被シリル化層
２０３ 高エネルギー光
２０４ レチクル
２０５ 改質層
２０６ シリル化層
２０７ 凹部
３００ 半導体基板
３０１ 第１の絶縁膜
３０２ レジストパターン
３０３ 仮の接続孔
３０４ 第２の絶縁膜
３０５ シリル化層
３０６ 真の接続孔
３０７ 配線溝
３０８ 金属膜
３０９ 金属配線
４００ 半導体基板
４０１ 第１の絶縁膜
４０２ レジストパターン
４０３ 仮の接続孔
４０４ 第２の絶縁膜
４０５ 被シリル化層
４０６ 改質層
４０７ シリル化層
４０８ 真の接続孔
４０９ 配線溝
５００ 半導体基板
５０１ 第１の絶縁膜
５０２ エッチングストッパー膜
５０３ レジストパターン
５０４ 仮の接続孔
５０５ 第２の絶縁膜
５０６ シリル化層
５０７ 真の接続孔
５０８ 配線溝
６００ 半導体基板
６０１ 第１の絶縁膜
６０２ エッチングストッパー膜
６０３ レジストパターン
６０４ 仮の接続孔
６０５ 第２の絶縁膜
６０６ 被シリル化層
６０７ 改質層
６０８ シリル化層
６０９ 真の接続孔
６１０ 配線溝
７００ 半導体基板
７０１ 第１の絶縁膜
７０２ エッチングストッパー膜
７０３ 仮の接続孔
７０４ 第２の絶縁膜
７０６ シリル化層
７０７ 真の接続孔
７０８ 配線溝
８００ 半導体基板
８０１ 第１の絶縁膜
８０２ エッチングストッパー膜
８０３ 仮の接続孔
８０４ 第２の絶縁膜
８０５ シリル化層
８０６ 真の接続孔
８０７ 配線溝
９００ 半導体基板
９０１ 第１の絶縁膜
９０２ エッチングストッパー膜
９０３ 接続孔
９０４ 第１の金属膜
９０５ プラグ
９０６ 第２の絶縁膜
９０７ シリル化層
９０８ 配線溝
１０００ 半導体基板
１００１ 第１の絶縁膜
１００２ エッチングストッパー膜
１００３ 接続孔
１００４ 第１の金属膜
１００５ プラグ
１００６ 第２の絶縁膜
１００７ 被シリル化層
１００８ 改質層
１００９ シリル化層
１０１０ 配線溝
１１００ 半導体基板
１１０１ 第１の絶縁膜
１１０２ 第１の被シリル化層
１１０３ 第１の改質層
１１０４ 第１のシリル化層
１１０５ 仮の接続孔
１１０６ 第２の絶縁膜
１１０７ 第２の被シリル化層
１１０８ 第２の改質層
１１０９ 第２のシリル化層
１１１０ 真の接続孔
１１１１ 配線溝

Claims (14)

  1. 半導体基板上に有機絶縁膜を堆積する工程と、
    前記有機絶縁膜の上に選択的にシリル化層を形成する工程と、
    前記シリル化層をマスクとして前記有機絶縁膜に対してエッチングを行なって、前記有機絶縁膜に接続孔又は配線溝となる凹部を形成する工程とを備え、
    前記シリル化層を形成する工程は、
    前記有機絶縁膜の表面を水酸基で終端する工程と、前記有機絶縁膜の表面に高エネルギー光をパターン露光して前記有機絶縁膜の露光部の水酸基を除去する工程と、パターン露光された前記有機絶縁膜の表面にシリル化剤を供給して前記有機絶縁膜の未露光部の表面に前記シリル化層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  2. 前記有機絶縁膜に代えて、多孔質絶縁膜を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 半導体基板上に第１の絶縁膜を堆積する工程と、
    前記第１の絶縁膜に接続孔を形成する工程と、
    前記第１の絶縁膜の上に、前記第１の絶縁膜との間でエッチング選択性を有する第２の絶縁膜を堆積する工程と、
    前記第２の絶縁膜の上に選択的にシリル化層を形成する工程と、
    前記シリル化層をマスクとして前記第２の絶縁膜に対してエッチングを行なって、前記第２の絶縁膜に配線溝を形成すると共に前記接続孔に埋め込まれている前記第２の絶縁膜を除去する工程とを備え、
    前記第２の絶縁膜は有機絶縁膜からなり、
    前記シリル化層を形成する工程は、
    前記第２の絶縁膜の表面を水酸基で終端する工程と、前記第２の絶縁膜の表面に高エネルギー光をパターン露光して前記第２の絶縁膜の露光部の水酸基を除去する工程と、パターン露光された前記第２の絶縁膜の表面にシリル化剤を供給して前記第２の絶縁膜の未露光部の表面に前記シリル化層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  4. 半導体基板上に第１の絶縁膜を堆積する工程と、
    前記第１の絶縁膜の上にエッチングストッパー膜を形成する工程と、
    前記第１の絶縁膜及びエッチングストッパー膜に接続孔を形成する工程と、
    前記エッチングストッパー膜の上に第２の絶縁膜を堆積する工程と、
    前記第２の絶縁膜の上に選択的にシリル化層を形成する工程と、
    前記シリル化層をマスクとして前記第２の絶縁膜に対してエッチングを行なって、前記第２の絶縁膜に配線溝を形成すると共に前記接続孔に埋め込まれている前記第２の絶縁膜を除去する工程とを備え、
    前記第２の絶縁膜は有機絶縁膜からなり、
    前記シリル化層を形成する工程は、
    前記第２の絶縁膜の表面を水酸基で終端する工程と、前記第２の絶縁膜の表面に高エネルギー光をパターン露光して前記第２の絶縁膜の露光部の水酸基を除去する工程と、パターン露光された前記第２の絶縁膜の表面にシリル化剤を供給して前記第２の絶縁膜の未露光部の表面に前記シリル化層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  5. 半導体基板上に第１の絶縁膜を堆積する工程と、
    前記第１の絶縁膜の上にエッチングストッパー膜を形成する工程と、
    前記エッチングストッパー膜に接続孔を形成する工程と、
    前記エッチングストッパー膜の上に第２の絶縁膜を堆積する工程と、
    前記第２の絶縁膜の上に選択的にシリル化層を形成する工程と、
    前記シリル化層をマスクとして前記第２の絶縁膜及び第１の絶縁膜に対してエッチングを行なって、前記第２の絶縁膜に配線溝を形成すると共に前記第１の絶縁膜に前記エッチングストッパーの接続孔と接続される接続孔を形成する工程とを備え、
    前記第２の絶縁膜は有機絶縁膜からなり、
    前記シリル化層を形成する工程は、
    前記第２の絶縁膜の表面を水酸基で終端する工程と、前記第２の絶縁膜の表面に高エネルギー光をパターン露光して前記第２の絶縁膜の露光部の水酸基を除去する工程と、パターン露光された前記第２の絶縁膜の表面にシリル化剤を供給して前記第２の絶縁膜の未露光部の表面に前記シリル化層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  6. 半導体基板上に第１の絶縁膜を堆積する工程と、
    前記第１の絶縁膜の上にエッチングストッパー膜を形成する工程と、
    前記第１の絶縁膜及びエッチングストッパー膜に接続孔を形成する工程と、
    前記接続孔に金属膜を埋め込んでプラグを形成する工程と、
    前記プラグ及びエッチングストッパー膜の上に第２の絶縁膜を堆積する工程と、
    前記第２の絶縁膜の上に選択的にシリル化層を形成する工程と、
    前記シリル化層をマスクとして前記第２の絶縁膜に対してエッチングを行なって、前記第２の絶縁膜に配線溝を形成する工程とを備え、
    前記第２の絶縁膜は有機絶縁膜からなり、
    前記シリル化層を形成する工程は、
    前記第２の絶縁膜の表面を水酸基で終端する工程と、前記第２の絶縁膜の表面に高エネルギー光をパターン露光して前記第２の絶縁膜の露光部の水酸基を除去する工程と、パターン露光された前記第２の絶縁膜の表面にシリル化剤を供給して前記第２の絶縁膜の未露光部の表面に前記シリル化層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  7. 前記接続孔の径は前記配線溝の幅よりも大きいことを特徴とする請求項３〜６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記配線溝の幅は前記接続孔の径よりも大きいことを特徴とする請求項３〜６のいずれか１項に記載の半導体装置の製造方法。
  9. 前記第１の絶縁膜及び第２の絶縁膜のうちの少なくとも１つは多孔質絶縁膜であることを特徴とする請求項３〜６のいずれか１項に記載の半導体装置の製造方法。
  10. 前記第１の絶縁膜は、無機絶縁膜、有機無機ハイブリッド膜又はＣＶＤ有機絶縁膜であり、
    前記第２の絶縁膜は有機絶縁膜であることを特徴とする請求項３に記載の半導体装置の製造方法。
  11. 前記第１の絶縁膜は、アモルファスカーボンからなる有機絶縁膜であることを特徴とする請求項３に記載の半導体装置の製造方法。
  12. 前記第１の絶縁膜は、有機絶縁膜又は有機無機ハイブリッド膜であり、
    前記第２の絶縁膜は有機絶縁膜であることを特徴とする請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
  13. 半導体基板上に第１の絶縁膜を堆積する工程と、
    前記第１の絶縁膜の上に選択的に第１のシリル化層を形成する工程と、
    前記第１のシリル化層をマスクとして前記第１の絶縁膜に対してエッチングを行なって、前記第１の絶縁膜に接続孔を形成する工程と、
    前記第１のシリル化層の上に第２の絶縁膜を堆積する工程と、
    前記第２の絶縁膜の上に選択的に第２のシリル化層を形成する工程と、
    前記第２のシリル化層をマスクとして前記第２の絶縁膜に対してエッチングを行なって、前記第２の絶縁膜に配線溝を形成すると共に前記接続孔に埋め込まれている前記第２の絶縁膜を除去する工程とを備え、
    前記第１の絶縁膜及び第２の絶縁膜は有機絶縁膜からなり、
    前記第１のシリル化層を形成する工程は、
    前記第１の絶縁膜の表面を水酸基で終端する工程と、前記第１の絶縁膜の表面に高エネルギー光をパターン露光して前記第１の絶縁膜の露光部の水酸基を除去する工程と、パターン露光された前記第１の絶縁膜の表面にシリル化剤を供給して前記第１の絶縁膜の未露光部の表面に前記第１のシリル化層を形成する工程とを含み、
    前記第２のシリル化層を形成する工程は、
    前記第２の絶縁膜の表面を水酸基で終端する工程と、前記第２の絶縁膜の表面に高エネルギー光をパターン露光して前記第２の絶縁膜の露光部の水酸基を除去する工程と、パターン露光された前記第２の絶縁膜の表面にシリル化剤を供給して前記第２の絶縁膜の未露光部の表面に前記第２のシリル化層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
  14. 前記第１の絶縁膜及び第２の絶縁膜のうちの少なくとも１つは多孔質絶縁膜であることを特徴とする請求項１３に記載の半導体装置の製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223269A (ja) 2000-02-10 2001-08-17 Nec Corp 半導体装置およびその製造方法
US6683006B2 (en) * 2001-06-25 2004-01-27 Tokyo Electron Limited Film forming method and film forming apparatus
TWI267697B (en) * 2001-06-28 2006-12-01 Tokyo Ohka Kogyo Co Ltd Chemical amplified type positive resist component and resist packed-layer material and forming method of resist pattern and manufacturing method of semiconductor device
US7132369B2 (en) * 2002-12-31 2006-11-07 Applied Materials, Inc. Method of forming a low-K dual damascene interconnect structure
JP5057647B2 (ja) * 2004-07-02 2012-10-24 東京エレクトロン株式会社 半導体装置の製造方法および半導体装置の製造装置
JP5425404B2 (ja) * 2008-01-18 2014-02-26 東京エレクトロン株式会社 アモルファスカーボン膜の処理方法およびそれを用いた半導体装置の製造方法
US9502365B2 (en) * 2013-12-31 2016-11-22 Texas Instruments Incorporated Opening in a multilayer polymeric dielectric layer without delamination
US11393762B2 (en) * 2017-03-30 2022-07-19 Intel Corporation Formation of tall metal pillars using multiple photoresist layers

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5550007A (en) * 1993-05-28 1996-08-27 Lucent Technologies Inc. Surface-imaging technique for lithographic processes for device fabrication
JP3399252B2 (ja) 1996-10-03 2003-04-21 ソニー株式会社 半導体装置の製造方法
TW353775B (en) * 1996-11-27 1999-03-01 Tokyo Electron Ltd Production of semiconductor device
JPH10209273A (ja) 1997-01-16 1998-08-07 Fujitsu Ltd 半導体装置の製造方法
US5924005A (en) * 1997-02-18 1999-07-13 Motorola, Inc. Process for forming a semiconductor device
US5935762A (en) * 1997-10-14 1999-08-10 Industrial Technology Research Institute Two-layered TSI process for dual damascene patterning
TW370687B (en) * 1998-04-21 1999-09-21 United Microelectronics Corp Manufacturing method for forming an opening with deep ultra-violet photoresist
US6475904B2 (en) * 1998-12-03 2002-11-05 Advanced Micro Devices, Inc. Interconnect structure with silicon containing alicyclic polymers and low-k dielectric materials and method of making same with single and dual damascene techniques
US6107177A (en) * 1999-08-25 2000-08-22 Siemens Aktienesellschaft Silylation method for reducing critical dimension loss and resist loss
US6136644A (en) * 1999-12-13 2000-10-24 Vanguard International Semiconductor Corporation Method of manufacturing a multi-pillared storage node using silylated photoresist

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