KR100854863B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판 상부에 콘택 홀이 형성된 제1 절연막을 형성하는 단계와, 상기 콘택 홀 내에 제2 절연막을 채우는 단계와, 상기 콘택 홀을 포함한 상기 반도체 기판 상부에 트렌치가 형성된 제3 절연막을 형성하는 단계와, 상기 콘택 홀 내에 채워진 상기 제2 절연막을 제거하는 단계와, 상기 콘택 홀 및 트렌치 내에 콘택 플러그와 비트 라인을 형성하는 단계를 포함한다.
콘택 홀, 보우잉, 아몰포스 카본막, 트렌치, 다마신 패턴, 콘택 플러그, 비트 라인

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 식각 정지막
104 : 제1 절연막 106 : 제2 식각 정지막
108 : 콘택 홀 110 : 보호막
112 : 제2 절연막 114 : 제3 절연막
116 : 포토레지스트 패턴 118 : 트렌치
120 : 콘택 플러그 122 : 비트 라인
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 콘택 홀 갭필(gap- fill) 특성을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 축소화되어 감에 따라 콘택 홀의 폭 사이즈가 감소하고 있다. 콘택 홀의 폭 사이즈가 감소하는데 비해 콘택 홀의 높이는 증가하고 있기 때문에 콘택 홀내에 도전막을 채우는 공정 시 도전막이 콘택 홀 내에 제대로 채워지지 않고 있다. 이로 인해 콘택 홀과 비트 라인 간에 접촉 단락이 발생하여 소자 동작에 있어서 소거 페일(erase fail)을 발생시켜 수율 손실을 유발한다.
60nm 이하의 반도체 소자의 경우 콘택 플러그의 물질로 텅스텐(W)막을 사용하는데, 텅스텐(W)막과 콘택 홀이 형성된 절연막과 접촉이 제대로 이루어지지 않아 들뜨는(adhesion) 현상이 발생한다. 따라서, 텅스텐(W)막과 콘택 홀이 형성된 절연막 사이가 들뜨지 않도록 티타늄(Ti) 계열의 베리어 메탈막을 형성하여야 한다.
그러나, 티타늄(Ti) 계열의 베리어 메탈막을 콘택 홀 내에 증착하는 과정에서 콘택 홀의 폭이 좁아 콘택 홀 상부 입구에 오버행(overhang)이 발생하여 콘택 홀 상부 입구를 좁게 하여 후속 공정으로 콘택 홀 내에 도전막을 채울 경우 콘택 홀 상부 입구에 형성된 베리어 메탈막의 오버행으로 인해 도전막이 콘택 홀 내부에 완전히 채워지지 않고 보이드(void)를 발생시킨다. 이 상태에서 절연막이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시할 경우 콘택 홀 내에 발생된 보이드가 노출되어 후속에 형성되는 비트 라인과 접촉 불량 문제가 발생한다.
본 발명은 콘택 홀과 트렌치로 이루어진 다마신(damascene) 패턴을 형성하여 콘택 플러그와 비트 라인을 동시에 형성함으로써 다마신 패턴 상부 입구 영역이 넓어 콘택 홀 상부 입구 영역에 오버행(overhang)이 발생하는 것을 방지하여 콘택 플러그와 비트 라인 사이의 접촉 단락 현상을 개선할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 콘택 홀이 형성된 제1 절연막을 형성한다. 콘택 홀 내에 제2 절연막을 채운다. 콘택 홀을 포함한 반도체 기판 상부에 트렌치가 형성된 제3 절연막을 형성한다. 콘택 홀 내에 채워진 제2 절연막을 제거한다. 콘택 홀 및 트렌치 내에 콘택 플러그와 비트 라인을 형성한다.
상기에서, 반도체 기판과 제1 절연막 사이에 제1 식각 정지막이 더 형성된다. 제1 식각 정지막은 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON) 또는 실리콘(Si) 산화막으로 형성한다.
제1 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막, TEOS(Tetra Ethyl Ortho Silicate) 산화막 및 SOG(Spin On Glass) 산화막 중 어느 하나의 막으로 형성하거나, 둘 이상의 막이 적층되도록 형성한다. 제1 절연막 상부에 제2 식각 정지막이 더 형성된다. 제2 식각 정지막은 실리콘 질화막(SiN), 실리콘 산화 질화막(SiON) 또는 실리콘(Si) 산화막으로 형성한다. 콘택 홀 형성 공정 시 제2 식각 정지막을 하드 마스크로 사용한다.
콘택 홀 측벽에 보호막을 형성하는 단계를 더 포함한다. 보호막은 실리콘 질화막(SiN), 실리콘 산화 질화막(SiON) 또는 실리콘(Si) 산화막으로 형성한다. 제2 절연막은 에싱(ashing) 처리로 제거가 가능한 물질로 형성한다. 제2 절연막은 아몰포스 카본(amorphous carbon)막으로 형성한다.
트렌치는 콘택 홀보다 폭이 넓다. 콘택 홀과 트렌치는 다마신 패턴으로 형성한다. 콘택 플러그는 텅스텐막으로 형성한다. 비트 라인은 텅스텐막으로 형성한다.
콘택 플러그와 비트 라인 형성 공정은 콘택 홀 및 트렌치 내에 도전막을 채운다. 제3 절연막이 노출될 때까지 화학적 기계적 연마(CMP) 공정을 실시하여 콘택 플러그와 비트 라인을 동시에 형성하는 단계를 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 소자분리막, 트랜지스터 또는 플래시 메모리 셀과 같은 반도체 소자(미도시)가 형성된 반도체 기판(100) 상부에 제1 식각 정지막(102)을 형성한다. 이때, 제1 식각 정지막(102)은 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON) 또는 실리콘(Si) 산화막으로 형성한다.
그런 다음, 제1 식각 정지막(102) 상부에 제1 절연막(104)을 형성한 후 화학 적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 제1 절연막(104)을 평탄화시킨다. 이때, 제1 절연막(104)은 고밀도 플라즈마(High Density Plasma; HDP) 산화막, TEOS(Tetra Ethyl Ortho Silicate) 산화막 및 SOG(Spin On Glass) 산화막 중 어느 하나의 막으로 형성하거나 둘 이상의 막이 적층되도록 형성한다.
그런 다음, 제1 절연막(104) 상부에 제2 식각 정지막(106)을 형성한다. 이때, 제2 식각 정지막(106)은 실리콘 질화막(SiN), 실리콘 산화 질화막(SiON) 또는 실리콘(Si) 산화막으로 형성한다.
그런 다음, 식각 공정으로 제2 식각 정지막(106), 제1 절연막(104) 및 제1 식각 정지막(106)을 식각하여 반도체 기판(100)을 오픈시키는 콘택 홀(108)을 형성한다. 콘택 홀(108) 형성 공정 시 제2 식각 정지막(106)은 하드 마스크로 사용할 수 있다.
그런 다음, 제1 절연막(104)과 콘택 홀(108) 상부에 보호막(110)을 형성한 후 제1 절연막(104) 상부에 형성된 보호막(110)과 콘택 홀(108) 저면에 형성된 보호막(110)을 제거하여 반도체 기판(100)을 오픈시키면서 제1 절연막(104) 측벽에만 잔류하도록 한다. 이때, 보호막(110)은 실리콘 질화막(SiN), 실리콘 산화 질화막(SiON) 또는 실리콘(Si) 산화막으로 형성한다. 보호막(110)은 후속 클리닝(cleaning) 공정 시 제1 절연막(104)이 손상되는 것을 방지하는 베리어 역할을 한다.
도 1b를 참조하면, 콘택 홀(108)을 포함한 반도체 기판(100) 상부에 제2 절 연막(112)을 형성한 후 블랭킷(blanket) 식각 공정으로 제2 식각 정지막(106) 상부에 형성된 제2 절연막(112)을 제거한다. 이때, 제2 절연막(112)은 후속 제3 절연막 형성 공정 시 써멀(Thermal) 공정 진행이 가능하고, 에싱(ashing) 처리로 제거가 가능한 물질로 형성하되, 바람직하게는 아몰포스 카본(amorphous carbon)막으로 형성한다. 제2 절연막(112)은 후속 공정인 비트 라인 패턴 형성 공정 시 콘택 홀(108) 내부를 보호한다.
도 1c를 참조하면, 제2 식각 정지막(106) 및 제2 절연막(112) 상부에 제3 절연막(114) 및 제1 포토레지스트 패턴(116)을 형성한다. 이때, 제3 절연막(114)은 산화물로 형성한다.
도 1d를 참조하면, 제1 포토레지스트 패턴(116)을 식각 마스크로 제3 절연막(114)을 식각하여 콘택 홀(108)과 콘택 홀(108) 주변에 형성된 제2 식각 정지막(106)이 일부 노출되는 트렌치(118)를 형성한다. 이때, 제3 절연막(114) 식각 공정 시 콘택 홀(108) 내에 채워진 제2 절연막(112)이 일부 식각된다. 제1 포토레지스트 패턴(116)을 제거한다.
도 1e를 참조하면, 에싱 처리를 실시하여 콘택 홀(108) 내에 잔류하는 제2 절연막(112)을 제거한다. 이로써, 콘택 홀(108)과 트렌치(118)로 이루어진 다마신(damascene) 패턴이 형성된다.
그런 다음, 다마신 패턴을 포함한 반도체 기판(100) 상부에 도전막을 채운 후 제3 절연막(114)이 노출될 때까지 화학적 기계적 연마(CMP) 공정을 실시하여 콘택 플러그(120)와 비트 라인(122)을 동시에 형성한다. 이때, 도전막은 텅스텐(W)막 으로 형성한다.
상기와 같이, 콘택 홀(108)과 트렌치(118)로 이루어진 다마신 패턴을 형성함으로써 다마신 패턴 내에 도전막을 채우는 공정 시 다마신 패턴 상부 입구 영역이 넓어 콘택 홀(108) 상부 입구 영역에 오버행(overhang)이 발생하는 것을 방지할 수 있다. 이로 인해 보이드(void) 없이 다마신 패턴을 채울 수 있다.
또한, 콘택 홀(108)과 트렌치(118)로 이루어진 다마신 패턴을 형성하여 콘택 플러그(120)와 비트 라인(122)을 동시에 형성함으로써 콘택 플러그(120)와 비트 라인(122) 사이의 접촉 단락 현상을 개선할 수 있다. 이로 인해, 소거 페일(erase fail)로 인한 수율을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 콘택 홀과 트렌치로 이루어진 다마신(damascene) 패턴을 형성함으로써 다마신 패턴 내에 도전막을 채우는 공정 시 다마신 패턴 상부 입구 영역이 넓어 콘택 홀 상부 입구 영역에 오버행(overhang)이 발생하는 것을 방지할 수 있다.
둘째, 오버행이 발생하는 것을 방지함으로써 보이드(void) 없이 다마신 패턴을 채울 수 있다.
셋째, 콘택 홀과 트렌치로 이루어진 다마신 패턴을 형성하여 콘택 플러그와 비트 라인을 동시에 형성함으로써 콘택 플러그와 비트 라인 사이의 접촉 단락 현상을 개선할 수 있다.
넷째, 콘택 플러그와 비트 라인 사이의 접촉 단락 현상을 개선함으로써 소거 페일(erase fail)로 인한 수율을 향상시킬 수 있다.

Claims (16)

  1. 반도체 기판 상부에 콘택 홀이 형성된 제1 절연막을 형성하는 단계;
    상기 콘택 홀 내에 제2 절연막을 채우는 단계;
    상기 콘택 홀을 포함한 상기 반도체 기판 상부에 트렌치가 형성된 제3 절연막을 형성하는 단계;
    상기 콘택 홀 내에 채워진 상기 제2 절연막을 제거하는 단계; 및
    상기 콘택 홀 및 트렌치 내에 콘택 플러그와 비트 라인을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 반도체 기판과 상기 제1 절연막 사이에 제1 식각 정지막이 더 형성되는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 제1 식각 정지막은 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON) 또는 실리콘(Si) 산화막으로 형성하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 제1 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막, TEOS(Tetra Ethyl Ortho Silicate) 산화막 및 SOG(Spin On Glass) 산화막 중 어느 하나의 막으로 형성하거나, 둘 이상의 막이 적층되도록 형성하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 제1 절연막 상부에 제2 식각 정지막이 더 형성되는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 제2 식각 정지막은 실리콘 질화막(SiN), 실리콘 산화 질화막(SiON) 또는 실리콘(Si) 산화막으로 형성하는 반도체 소자의 제조방법.
  7. 제5항에 있어서,
    상기 콘택 홀 형성 공정 시 상기 제2 식각 정지막을 하드 마스크로 사용하는 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 콘택 홀 측벽에 보호막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 보호막은 실리콘 질화막(SiN), 실리콘 산화 질화막(SiON) 또는 실리콘(Si) 산화막으로 형성하는 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 제2 절연막은 에싱(ashing) 처리로 제거가 가능한 물질로 형성하는 반도체 소자의 제조방법.
  11. 제1항에 있어서,
    상기 제2 절연막은 아몰포스 카본(amorphous carbon)막으로 형성하는 반도체 소자의 제조방법.
  12. 제1항에 있어서,
    상기 트렌치는 상기 콘택 홀보다 폭이 넓은 반도체 소자의 제조방법.
  13. 제1항에 있어서,
    상기 콘택 홀과 트렌치는 다마신 패턴으로 형성하는 반도체 소자의 제조방법.
  14. 제1항에 있어서,
    상기 콘택 플러그는 텅스텐막으로 형성하는 반도체 소자의 제조방법.
  15. 제1항에 있어서,
    상기 비트 라인은 텅스텐막으로 형성하는 반도체 소자의 제조방법.
  16. 제1항에 있어서,
    상기 콘택 플러그와 상기 비트 라인 형성 공정은
    상기 콘택 홀 및 트렌치 내에 도전막을 채우는 단계; 및
    상기 제3 절연막이 노출될 때까지 화학적 기계적 연마(CMP) 공정을 실시하여 상기 콘택 플러그와 상기 비트 라인을 동시에 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
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