KR940000919B1

KR940000919B1 - 반도체 장치의 보호막 제조방법

Info

Publication number: KR940000919B1
Application number: KR1019910007364A
Authority: KR
Inventors: 전준영
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1991-05-07
Filing date: 1991-05-07
Publication date: 1994-02-04
Also published as: KR920022419A

Abstract

내용 없음.

Description

반도체 장치의 보호막 제조방법

제1도 (a)∼(b)는 패드 영역에 제조되는 종래의 보호막 제조공정도.

제1도 (a')∼(d')는 퓨즈 영역에 제조되는 종래의 보호막 제조공정도.

제2도 (a)∼(d)는 본 발명에 따른 패드 영역의 보호막 제조공정도.

제2도 (a')∼(d')는 본 발명에 따른 퓨즈 영역의 보호막 제조공정도이다.

* 도면의 주요부분에 대한 부호의 설명

1：절연산화막 2：퓨즈

3：BPSG막 4：패드

5：PSG막 6：감광막

7：와이어본딩 창 8：퓨즈 절단 창

9,12,15：질화막 10：폴리이미드 막

11：본딩와이어 13：와이어본딩 창

14：퓨즈 절단창 16：질화막 스페이서

본 발명은 반도체 장치의 보호막을 제조하는 방법에 관한 것으로, 특히 질화막 스페이서(spacer)을 형성하여 보호막의 제조방법을 단순화하는 반도체 장치의 보호막 제조방법에 관한 것이다.

일반적으로 반도체 장치의 제작을 완료한 후 금속배선이 형성된 반도체 장치의 상부에 PSG(phosphosilicate glass)막과 질화막을 순차적으로 침적시켜 반도체 장치의 판손을 방지하거나 반도체 장치의 신뢰도를 향상시킨다.

또한 상기 질화막 상부에 폴리이미드(polyimide)막을 침적시켜 반도체 장치의 소프트 에러(soft error)를 감소시킨다.

반도체 장치에 있어서 메모리 장치는 1개의 열(colimn) 또는 행에 다수개의 메모리 셀(memory cell)이 배열되게 되므로, 1개의 열 또는 행에 배열된 메모리 셀(memory cell)중 적어도 1개의 메모리 셀이 불량하면 메모리 장치를 사용할 수 없게 된다.

따라서 1개의 열 또는 행에 여분의 메모리 셀을 추가로 배열한 메모리 장치는 여분의 메모리 셀에 형성되어 있는 퓨즈(fuse)를 절단 함으로써 적어도 1개의 불량한 메모리 셀을 대치하여 메모리 장치를 계속하여 사용할 수 있도록 하고 있다.

종래 반도체 장치의 보호막은 PSG(phosphosilicate glass)막, 질화막과 폴리이미드(polyimide)막으로 형성되는 보호막으로서 111막의 측면을 질화막으로 둘러싸게 하여 습기에 약한 PSG막에 의한 금속(Al)전극의 부식을 방지하고 있다.

이러한 종래 반도체 장치의 보호막은 제1도에 도시한 공정으로 제조된다.

즉, 제1도는 (a)∼(d)는 종래 반도체 장치의 보호막 제조방법에 따른 패드 영역의 보호막 제조 공정도로서, 제1도(a)에 도시한 바와같이 BPSG(3； Borophospho Silicate Glass)를 침적한 후 통상의 공정으로 금속(Al)층으로 이루어진 패드(4)를 형성하고, PSG막(5)을 침적한 후 상기 PSG막(5)의 상부에 통상의 제1사진 식각 공정을 통하여 도포된 감광막(6a)의 소정영역을 제거하여 창(7)을 형성한다. 상기 창(7)을 통하여 PSG막(5)을 제거한다.

이어 제1도 (b)에 도시한 바와같이 PSG막(5)의 측면을 둘러싸게 하기 위하여 질화막(9)을 침적하고 통상의 제2사진 식각 공정을 통하여 상기 질화막(9) 상부에 감광막(6b)을 도포하고 창(7)보다 작은 면적을 갖는 감광막(6b)을 제거하여 창(7)을 형성한 후 창(7)을 통하여 와이어 본딩할 영역의 질화막(9)을 제거하여 패드(4)를 노출시키고, 제1도 (c)에 도시한 바와같이 감광막(6b)을 제거한다.

다음에도 제1도 (d)에 도시한 바와같이 패드(4)를 본딩와이어(11；bonding wire)로 접속시킨다.

제1도 (a')∼(d')는 종래 반도체 장치의 보호막 제조 방법에 따른 퓨즈 영역의 보호막 제조 공정도로서, 먼저 통상의 공정을 실시한 실리콘 기판 상부에 절연산화막(1)을 형성하고 상기 산화막(1)의 상부에 다결정 실리콘(polysilicon)과 실리사이드(silicide)를 재질로 하는 폴리사이드(polycide)를 침적한 후 상기 폴리사이드의 소정영역을 식각하여 퓨즈(2)를 형성한다. 그후 BPSG막(3)과 PSG막(5)을 순차 침적하고 상기 PSG막(5) 상부에 통상의 제1사진 식각 공정을 통하여 도포된 감광막(6a)의 소정영역을 제거하여 창(8)을 형성한다. 상기 창(8)을 통하여 PSG막(5)과 BPSG막(3)을 순차적으로 제거한다.

계속하여 창(8)을 통하여 퓨즈(2)를 건식식각하여 절단한 후 PSG막(5)의 측면을 둘러싸게 하기 위하여 질화막(9)을 침적하고, 통상의 제2사진 식각 공정을 통하여 와이어본딩할 영역의 상기 질화막(9)을 제거하고 감광막(6b)을 도포하면 제1도(나)와 도시한 바와같이 된다.

이어 감광막(6b)을 제거하고 폴리이미드막(10)을 침적하고 감광막(6c)을 도포한 후(제1도의 (c)) 통상의 제3사진 식각공정을 통하여 상기 폴리이미드막(10)의 상부에 도포한 감광막(6c)의 소정영역을 제거하여 창을 형성한 후 상기 창을 통하여 퓨즈 영역 상부이외의 침적되어 있는 폴리이미드막을 제거한다(제1도 (d)).

여기서 폴리이미드막(10)은 반도체 장치의 소프트 에러(soft error)를 방지하는 역할을 한다.

이상 상술한 바와같이 종래 반도체 장치의 보호막 제조방법은 패드의 상부에 형성한 PSG막에 의한 금속(Al)층의 패드 부식을 방지하기 위하여 3번의 사진 식각 공정을 실시하여 질화막으로 PSG막의 측면을 둘러싸게 되므로 많은 사진 식각 공정으로 인하여 제조공정이 복잡하고 많은 제조시간을 소모하게 된다고 하는 문제점이 있었다.

본 발명은 상기한 종래 반도체 장치의 보호막 제조방법이 갖는 문제점을 해결하고자 발명한 것으로, 반도체 장치의 보호막 제조에 필요한 사진식각 공정의 수를 감소시켜 반도체 장치의 보호막 제조에 소요되는 시간을 단축하고 제조방법은 단순화시킬 수 있는 반도체 장치의 보호막 제조방법을 제공함에 그 목적이 이다.

이하 첨부도면을 참조하여 본 발명 반도체 장치의 보호막 제조방법을 상세하게 설명한다.

제2도 (a)∼(d)로 도시한 패드 영역의 보호막 제조인 경우 BPSG막(3)을 침적하고 통상의 공정으로 금속(Al)층으로 이루어진 패드(4)를 형성한 후, PSG막(5)과 제1질화막(12)을 순차적으로 침적한 후상기 제1질화막(12)의 상부에 통상의 제1사진 식각 공정을 통하여 도포된 감광막(6d)의 소정영역을 제거한 창을 형성한 다음 상기 창을 통하여 제1질화막(12), PSG막(5) 및 BPSG막(3)을 순차적으로 제거하여 와이어 본딩창(13)을 형성한다(제2도(a)).

계속하여 감광막(6d)을 제거한 후 PSG막(5)과 제1질화막(12)을 둘러싸게 제2질화막(15)을 침적한다(제2도(b)).

다음에는 상기 제2질화막(15)을 반응성 이온식각(RIE)법으로 이 방성 건식식각하여 PSG막(5)의 측면을 둘러싸게 질화막 스페이서(16)을 형성하고(제2도 (c)), 패드(4)에 본딩와이어(11)를 접속시킨다(제2도 (d)).

이상과 같이 하면 패드 영역에 보호막으로 작용하는 PSG막(5)과 제1,2질화막(12,15)을 1회의 사진식각 공정을 갖는 간단한 공정으로 형성시킬 수 있다.

제2도 (a')∼(d')로 도시한 퓨즈 영역의 보호막 제조는 먼저 실리콘 기판 상부에 절연산화막(1)을 형성하고 상기 산화막(1)의 상부에 다결정 실리콘(polysilicon)과 실리사이드(silicide)를 재질로 하는 폴리사이드(polycide)층을 침적한 후 상기 폴리사이드의 소정영역을 식각하여 퓨즈(2)를 형성한다. 이어 BPSG막(3)을 침적하고 PSG막(5) 제1질화막(12)를 순차적으로 침전한 후 상기 제1질화막(12)의 상부에 통상의 제1사진 식각 공정을 통하여 도포된 감광막(6d)의 소정영역을 제거한 창을 형성하고 상기 창을 통하여 제1질화막(12), PSG막(5)및 BPSG막(3)을 순차적으로 제거하여 퓨즈 절단창(14)을 형성한다(제2도 (a')).

계속하여 상기 퓨즈 절단창(14)을 통하여 퓨즈(2)를 레이저(laser)로 절단하여 절연산화막(1)을 노출시킨 후 PSG막(5)의 측면을 둘러싸게 제2질화막(15)을 침적한다(제2도 (b')).

다음에는 상기 제2질화막(15)을 반응성 이온식각(RIE)법으로 이방성 건식식각하여 상기 퓨즈(2)와 BPSG막(3), PSG막(5), 제1질화막(12) 및 제2질화막(15)의 측면을 둘러싸고 절연산화막(1)의 소정영역을 노출시키는 질화막 스페이서(16)을 형성한 후 반도체 장치의 소프트 에러를 방지하기 위하여 폴리이미드층(10)을 침적하고 통상의 제2사진 식각 공정을 통하여 상기 폴리이미드층(10) 상부에 감광막(6e)을 도포하고(제2도(c')). 상기 감광막(6e)을 제거한 후 절연산화막(1)에 폴리이미드층(10)을 접속시킨다(제2도 (d')).

이상과 같이 하면 간단한 제조공정과 짧은 제조 시간으로 퓨즈 영역에 보호막을 형성시킬 수 있다.

상기한 바와 같은 반도체 장치의 제조방법에 의하여 보호막 형성에 2회의 사진 식각 공정만을 필요로 하게 되므로 종래의 3회이상의 사진 식각 공정을 필요로 하는 보호막 형성 방법에 비하여 제조공정의 간단화로 제조 시간을 대폭 단축시킬 수 있는 장점이 있다.

Claims

반도체 장치의 보호막 제조방법에 있어서, 통상의 공정으로 실리콘 기판의 상부에 형성된 절연산화막(1)의 상부에 폴리사이드(polycide)층을 침적한 후 상기 폴리사이드층의 소정영역을 식각하여 퓨즈(2)를 형성하고 BPSG막(3)을 침적한 후 상기 BPSG막(3)상의 소정영역에 금속층의 패드(4)를 형성하여 PSG막(5)과 제1질화막(12)을 순차적으로 침적하고, 상기 제1질화막(12)상에 도포한 감광막(6d)의 소정영역을 제거하여 창을 형성한 다음 제1질화막(12)과 PSG막(5), BPSG막(3)을 순차적으로 식각하여 퓨즈 절단창(14)을 형성하는 제1공정과, 상기 퓨즈 절단창(14)을 통하여 레이저로 퓨즈(2)를 절단하고 제2질화막(15)을 침적하는 제2공정, 상기 제2질화막(15)을 반응성 이온식각(RIE)법으로 이방성 건식식각하여 질화막 스페이서(spacer； 16)을 형성한 후 폴리이미드(polyimide； 10)층을 침적하고 상기 폴리이미드층(10)상에 감광막(6e)을 도포하는 제3공정, 감광막(6e)의 소정영역을 제거한 후 패드영역의 상부에 침적한 폴리이미드층을 식각하여 상기 패드영역의 패드(4)에 본딩와이어(bonding wire； 11)를 접속하는 제４공정을 구비하여 상기 공정이 연속으로 이루어짐을 특징으로 하는 반도체 장치의 보호막 제조방법.
제1항에 있어서, 질화막 스페이서(16)가 패드영역과 퓨즈영역위에 있는 PSG막(5)의 측면을 둘러싸게 하여 금속(Al)층의 패드(4)와 폴리사이드층의 퓨즈(2)를 보호하게 됨을 특징으로 하는 반도체 장치의 보호막 제조방법.
제1항에 있어서, 퓨즈(2)의 절단된 영역이 질화막 스페이서(17)의 폴리이미드층(10)으로 채워지게 됨을 특징으로 하는 반도체 장치의 보호막 제조방법.