KR100458472B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 식각 특성이 열악한 금속층을 사용한 다마신방법으로 퓨즈와 금속배선을 형성하는 공정에 있어서, 마스크공정, 스퍼터링방법 및 전기도금방법으로 서로 다른 두께를 갖는 퓨즈와 금속배선을 동시에 형성하되, 상기 퓨즈를 얇은 두께로 형성함으로써 저전력으로도 안정하게 리페어(repair)할 수 있고, 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정을 생략할 수 있으므로 CMP공정에 의한 소자 특성의 저하를 방지할 수 있는 기술이다.

Description

반도체 소자의 제조방법{Manufacturing method of semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게 다마신방법으로 금속 퓨즈 및 금속배선을 동시에 형성하되, 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정을 생략하고 서로 다른 두께를 갖는 금속 퓨즈와 금속배선을 형성할 수 있는 반도체소자의 제조방법에 관한 것이다.

일반적인 미세패턴 형성기술의 발달로 반도체 소자가 고집적화되어 감에 따라 디램 소자의 경우에는 메모리 용량이 4배 증가되면, 칩의 크기도 대략 2배정도 증가된다.

따라서, 부분적인 불량 발생의 비율이 증가되므로 제조된 칩에 불량이 전혀 없는 완전한 칩의 수율이 감소하여 생산성이 떨어지기 때문에 칩 내에 여분의 메모리 셀을 형성하여 제조 과정 중 불량이 발생된 셀과 교환하여 사용함으로써 칩의 수율을 증가시킬 수 있다.

또한, 반도체 소자가 고압 및 고온의 환경에서도 정상적인 동작을 하고 리페어 율(repair rate)을 향상시키는 것은 소자의 수율을 높이는데 있어서 필수적이다.

이를 위하여 외부의 온도, 압력 및 습기로부터 취약한 퓨즈박스 지역의 보호막 구조를 새로운 금속배선 구조의 활용으로 개선시킴으로써 소자를 외부 환경으로부터 안정적으로 보호하고, 또한 리페어 될 지역의 공간을 조금 더 넓게 확보할 필요성이 대두되었다.

이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 퓨즈 형성방법에 대하여 설명한다.

도 1a 내지 도 1h 는 종래기술에 따른 반도체소자의 퓨즈 형성방법을 도시한 공정단면도이다.

먼저, 소정의 하부구조물이 구비되는 반도체기판 상부에 하부절연막(11)을 형성한다.

그리고, 상기 하부절연막(11) 상부에 상기 하부구조물에 접속되는 금속패드(13)를 형성한다.

다음, 전체표면 상부에 층간절연막(15)을 형성한 후 평탄화시킨다. 이때, 상기 층간절연막(15)은 PE-산화막 또는 SOG(spin on glass)막으로 형성된 것이고, 상기 층간절연막(15) 형성 후 CMP공정으로 평탄화시킨다.

그 다음, 상기 층간절연막(15) 상부에 연마정지층(17)을 소정 두께 형성한다. 이때, 상기 연마정지층(17)은 과실리콘산화막(Si-rich oxide)으로 형성된 것이다. (도 1a 참조)

다음, 상기 연마정지층(17) 상부에 금속배선으로 예정되는 부분을 노출시키는 제1감광막패턴(19)을 형성한다.

그 다음, 상기 제1감광막패턴(19)을 식각마스크로 상기 연마정지층(17)을 식각하여 트렌치(16)를 형성하는 동시에 연마정지층패턴(18)을 형성한다. (도 1b 참조)

그 후, 상기 제1감광막패턴(19)을 제거한다.

다음, 전체표면 상부에 금속배선 콘택홀으로 예정되는 부분을 노출시키는 제2감광막패턴(21)을 형성한다. (도 1c 참조)

그 다음, 상기 제2감광막패턴(21)을 식각마스크로 상기 층간절연막(15)을 식각하여 상기 금속패드(13)를 노출시키는 콘택홀(20)을 형성한다.

그런 후에 상기 제2감광막패턴(21)을 제거한다.

다음, 전체표면 상부에 접착층(도시안됨)과 제1Cu층(23)을 소정 두께 증착한다. 이때, 상기 접착층과 제1Cu층(23)은 스퍼터링방법으로 형성되며, 상기 접착층은 콘택 특성을 향상시키고 전류 패스(path)의 저항을 감소시키기 위하여 Ti층을 사용하여 50 ∼ 200Å 두께로 형성된 것이고, 상기 제1Cu층(23)은 후속 전기도금공정에 대한 시드층으로 사용하기 위하여 100 ∼ 300Å 두께로 형성된 것이다. (도 1d 참조)

그 다음, 상기 제1Cu층(23) 상부에 제2Cu층(25)을 형성하되, 상기 콘택홀(20) 및 트렌치(16)가 완전히 매립되도록 형성한다. 이때, 상기 제2Cu층(25)은 상기 제1Cu층(23)을 전류 패스로 사용하여 전기도금방법으로 형성된 것이다. (도 1e 참조)

다음, 상기 제2Cu층(25) 및 제1Cu층(23)을 CMP방법으로 제거하여 금속배선(28) 및 퓨즈(26)를 형성한다. 이때, 상기 CMP공정은 상기 연마정지층패턴(18)을 연마장벽으로 사용하여 실시된다. (도 1f 참조)

그 다음, 전체표면 상부에 제1보호막(27) 및 제2보호막(29)을 순차적으로 형성하되, 상기 제1보호막(27)과 제2보호막(29)은 각각 PE-산화막과 PE-질화막으로 형성된 것이다. (도 1g 참조)

그 후, 퓨즈로 예정되는 부분을 노출시키는 식각마스크를 이용하여 상기 제2보호막(29)을 식각함으로써 상기 제1보호막(27)을 노출시킨다. 이때, 상기 제1보호막(27)은 리페어를 위하여 상기 퓨즈(26) 상부에 잔류되는 것이다. (도 1h 참조)

그러나, 상기와 같이 종래기술에 따른 반도체소자의 퓨즈 형성방법은, CMP 공정으로 퓨즈 및 금속배선을 형성하기 때문에 층간절연막 표면이 갈라지거나 금속배선의 표면에 격자 구조 변형 등의 손상을 유발하여 EM(electro-migration) 및 SM(stress migration) 특성을 저하시킨다. 또한, 퓨즈가 금속배선과 동시에 같은 형태로 형성되기 때문에 상기 퓨즈가 금속배선과 같은 두께로 두껍게 형성되어 레이저(laser)를 이용하여 리페어공정을 실시하는 경우 많은 전력이 소모되고, 그로 인하여 주변의 절연막을 손상시키거나 파티클(particle)을 발생시켜 페일(fail)이 유발되기 쉽다.

그리고, 트렌치 및 콘택홀을 형성하기 위한 마스크공정 시 하부 단차에 의해 난반사가 유발되어 감광막패턴 및 패턴 프로파일(profile)이 불안정하게 형성되고, 그로 인하여 소자의 신뢰성을 저하시키는 문제점이 있다.

본 발명은 상기한 문제점을 해결하기 위한 것으로, 식각이 특성이 나쁜 Cu층이나 Au층을 사용하여 퓨즈 및 금속배선을 형성하되, CMP공정을 진행하지 않고, 단지 스퍼터링방법과 전기도금방법을 이용하여 퓨즈와 금속배선을 각각 다른 두께로 형성함으로써 얇은 두께의 금속 퓨즈를 형성할 수 있고 그로 인하여 저전력으로도 안정적인 리페어공정을 진행할 수 있는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1h 는 종래기술에 따른 반도체소자의 퓨즈 형성방법을 도시한 공정 단면도.

도 2a 내지 도 2i 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

11, 31 : 하부절연막 13, 33 : 금속패드

15, 35 : 층간절연막 17 : 연마정지층

18 : 연마정지층패턴 19, 43 : 제1감광막패턴

20, 37 : 콘택홀 21, 45 : 제2감광막패턴

23, 39 : 제1Cu층 25 : 제2Cu층

26, 48 : 퓨즈 27, 49 : 제1보호막

28, 47 : 금속배선 29, 51 : 제2보호막

41 : 전기도금방지막 42 : 전기도금방지막패턴

이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,

소정의 하부구조물이 구비되는 반도체기판 상부에 퓨즈 및 금속배선 콘택으로 예정되는 부분을 노출시키는 콘택홀이 구비되는 층간절연막을 형성하는 공정과,

전체표면 상부에 접착층 및 제1금속층을 소정 두께 형성하는 공정과,

상기 퓨즈로 예정되는 콘택홀 간의 제1금속층 상부에 전기도금방지막패턴을 형성하는 공정과,

상기 구조 상부에 상기 콘택홀을 포함한 퓨즈 및 금속배선으로 예정되는 부분을 노출시키는 감광막패턴을 형성하는 공정과,

상기 감광막패턴을 전기도금 마스크로 사용하여 상기 제1금속층 상부에 제2금속층을 형성하여 퓨즈 및 금속배선을 형성하는 공정과,

상기 감광막패턴을 제거하고, 노출되는 제1금속층과 접착층을 제거하여 퓨즈와 금속배선 간을 분리시키는 공정과,

전체표면 상부에 제1보호막을 형성하는 공정과,

상기 제1보호막 상부에 상기 퓨즈 상부의 제1보호막을 노출시키는 제2보호막을 형성하는 공정과,

상기 접착층은 Ti층을 스퍼터링방법으로 50 ∼ 200Å 두께 증착하여 형성되는 것과,

상기 제1금속층은 Cu층 또는 Au층을 스퍼터링방법으로 100 ∼ 300Å 두께 증착하여 형성되는 것과,

상기 제1금속층은 상기 제2금속층의 시드층(seed layer)으로 사용되는 것과,

상기 전기도금방지막패턴은 500 ∼ 1500Å 두께의 저온 PE-산화막으로 형성되는 것과,

상기 전기도금방지막은 HF를 이용한 습식식각공정으로 제거되는 것과,

상기 제2금속층은 Cu층 또는 Au층을 전기도금방법으로 2000 ∼ 4000Å 두께 증착하여 형성되는 것과,

상기 제2금속층의 두께는 상기 감광막패턴의 두께에 따라 조절되는 것과,

상기 제1금속층과 접착층은 건식식각방법으로 제거되는 것과,

상기 제1보호막은 PE-산화막을 3000 ∼ 5000Å 두께로 증착하여 형성되는 것과,

상기 제2보호막은 PE-질화막으로 형성되는 것과,

상기 제2보호막에 노출되는 부분의 퓨즈 상부에 전기도금방지막패턴과 제1보호막이 4000 ∼ 6000Å 두께 잔류되도록 하는 것을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 반도체소자의 제조방법에 대하여 상세히 설명하기로 한다.

도 2a 내지 도 2i 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.

먼저, 소정의 하부구조물이 구비되는 반도체기판 상부에 하부절연막(31)을 형성한다.

그리고, 상기 하부절연막(31) 상부에 상기 하부구조물에 접속되는금속패드(33)를 형성한다.

다음, 전체표면 상부에 층간절연막(35)을 형성한 후 평탄화시킨다. 이때, 상기 층간절연막(35)은 PE-산화막 또는 SOG막을 증착한 후 CMP방법으로 평탄화시킨다. (도 2a 참조)

그 다음, 퓨즈 및 금속배선 콘택으로 예정되는 부분을 노출시키는 마스크를 식각마스크로 상기 층간절연막(35)을 식각하여 콘택홀(37)을 형성한다. (도 2b 참조)

다음, 전체표면 상부에 접착층(도시안됨) 및 제1Cu층(39)을 스퍼터링방법으로 증착한다. 이때, 상기 접착층은 콘택 특성을 향상시키고 전류 패스의 저항을 감소시키기 위하여 Ti층을 50 ∼ 200Å 두께 증착하여 형성된 것이고, 상기 제1Cu층(39)은 100 ∼ 300Å 두께 증착하여 형성되는 것이다. 여기서, 상기 제1Cu층(39)은 후속 공정에서 형성될 제2Cu층의 시드층(seed layer)으로 사용된다.

그 다음, 전체표면 상부에 전기도금방지막(41)을 소정 두께 형성한다. 이때, 상기 전기도금방지막(41)은 저온 PE-산화막을 500 ∼ 1500Å 두께로 증착하여 형성된 것으로 후속공정에서 전기도금방법으로 Cu층을 증착할 때 Cu층의 증착을 방지하는 장벽층으로 사용된다. (도 2c 참조)

다음, 상기 전기도금방지막(41) 상부에 퓨즈로 예정되는 부분을 보호하는 제1감광막패턴(43)을 형성한다. 이때, 상기 제1감광막패턴(43)은 상기 퓨즈로 예정되는 부분을 노출시키는 콘택홀(37)을 제외한 부분에 형성된다.

그 다음, 상기 제1감광막패턴(43)을 식각마스크로 상기 전기도금방지막(41)을 식각하여 상기 제1Cu층(39) 상부에 전기도금방지막패턴(42)을 형성한다. 이때, 상기 전기도금방지막(41)은 HF를 이용한 습식식각공정으로 식각한다. (도 2d 참조)

그 후, 상기 제1감광막패턴(43)을 제거한다.

다음, 상기 구조 상부에 퓨즈 및 금속배선으로 예정되는 부분을 노출시키는 제2감광막패턴(45)을 형성한다. (도 2e 참조)

그 다음, 상기 제2감광막패턴(45)을 마스크로 사용하여 상기 제1Cu층(39) 상부에 제2Cu층을 증착하여 퓨즈(48)와 금속배선(47)을 형성한다. 이때, 상기 제2Cu층은 전기도금방법으로 2000 ∼ 4000Å 두께 형성하되, 상기 콘택홀(37)이 완전히 매립되도록 형성한다. 여기서, 상기 제2Cu층의 두께는 상기 제2감광막패턴(45)의 두께에 의해 조절될 수 있으며 상기 제2Cu층의 두께를 두껍게 형성하여 저항을 낮출 수도 있다.

한편, 상기 제1Cu층(39)과 제2Cu층을 대신해서 Au층이 사용될 수도 있다.

상기 제2Cu층은 상기 전기도금방지막패턴(42) 상부에는 형성되지 않으며, 상기 콘택홀(37)에 매립된 제2Cu층이 상기 제1Cu층(39)에 의해 연결되어 퓨즈(48)를 형성한다. (도 2f 참조)

다음, 상기 제2감광막패턴(45)을 제거한다.

그 후, 상기 제2감광막패턴(45)이 제거된 부분에서 노출되는 제1Cu층(39)과 접착층(도시안됨)을 제거하여 퓨즈(48)와 금속배선(47) 간을 절연시킨다. 이때, 상기 제1Cu층(39)와 접착층은 건식식각방법에 의해 제거되며, 상기 건식식각공정 시 금속배선(47) 및 퓨즈(48)의 소정 두께가 제거된다. (도 2g 참조)

다음, 전체표면 상부에 제1보호막(49)과 제2보호막(51)을 형성한다. 이때, 상기 제1보호막(49)은 PE-산화막을 3000 ∼ 5000Å 두께로 증착하여 형성되는 것이고, 상기 제2보호막(51)은 PE-질화막으로 형성되며 상기 제1보호막(49)보다 두껍게 형성된다. (도 2h 참조)

그 후, 퓨즈로 예정되는 부분을 노출시키는 마스크를 이용한 사진식각공정으로 상기 제2보호막(51)을 식각하여 상기 제1보호막(49)을 노출시킨다. 이때, 상기 퓨즈(48)의 상부에 전기도금방지막패턴(42)과 제1보호막(49)이 4000 ∼ 6000Å 두께 잔류되도록 한다. (도 2i 참조)

상기한 방법으로 형성된 퓨즈(48)는 리페어될 부분이 접착층과 제1Cu층(39)만으로 형성되어 저전력으로 안정하게 리페어할 수 있다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 식각 특성이 열악한 금속층을 사용한 다마신방법으로 퓨즈와 금속배선을 형성하는 공정에 있어서, 마스크공정, 스퍼터링방법 및 전기도금방법으로 서로 다른 두께를 갖는 퓨즈와 금속배선을 동시에 형성하되, 상기 퓨즈를 얇은 두께로 형성함으로써 저전력으로도 안정하게 리페어할 수 있고, CMP공정을 생략할 수 있으므로 CMP공정에 의한 소자 특성의 저하를 방지할 수 있는 이점이 있다.

Claims (12)

1. 소정의 하부구조물이 구비되는 반도체기판 상부에 퓨즈 및 금속배선 콘택으로 예정되는 부분을 노출시키는 콘택홀이 구비되는 층간절연막을 형성하는 공정과,

   전체표면 상부에 접착층 및 제1금속층을 소정 두께 형성하는 공정과,

   상기 퓨즈로 예정되는 콘택홀 간의 제1금속층 상부에 전기도금방지막패턴을 형성하는 공정과,

   상기 구조 상부에 상기 콘택홀을 포함한 퓨즈 및 금속배선으로 예정되는 부분을 노출시키는 감광막패턴을 형성하는 공정과,

   상기 감광막패턴을 전기도금 마스크로 사용하여 상기 제1금속층 상부에 제2금속층을 형성하여 퓨즈 및 금속배선을 형성하는 공정과,

   상기 감광막패턴을 제거하고, 노출되는 제1금속층과 접착층을 제거하여 퓨즈와 금속배선 간을 분리시키는 공정과,

   전체표면 상부에 제1보호막을 형성하는 공정과,

   상기 제1보호막 상부에 상기 퓨즈 상부의 제1보호막을 노출시키는 제2보호막을 형성하는 공정을 포함하는 반도체소자의 제조방법.
2. 제 1 항에 있어서,

   상기 접착층은 Ti층을 스퍼터링방법으로 50 ∼ 200Å 두께 증착하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
3. 제 1 항에 있어서,

   상기 제1금속층은 Cu층 또는 Au층을 스퍼터링방법으로 100 ∼ 300Å 두께 증착하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
4. 제 1 항에 있어서,

   상기 제1금속층은 상기 제2금속층의 시드층(seed layer)으로 사용되는 것을 특징으로 하는 반도체소자의 제조방법.
5. 제 1 항에 있어서,

   상기 전기도금방지막패턴은 500 ∼ 1500Å 두께의 저온 PE-산화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
6. 제 1 항에 있어서,

   상기 전기도금방지막은 HF를 이용한 습식식각공정으로 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
7. 제 1 항에 있어서,

   상기 제2금속층은 Cu층 또는 Au층을 전기도금방법으로 2000 ∼ 4000Å 두께 증착하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
8. 제 1 항에 있어서,

   상기 제2금속층의 두께는 상기 감광막패턴의 두께에 따라 조절되는 것을 특징으로 하는 반도체소자의 제조방법.
9. 제 1 항에 있어서,

   상기 제1금속층과 접착층은 건식식각방법으로 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
10. 제 1 항에 있어서,

    상기 제1보호막은 PE-산화막을 3000 ∼ 5000Å 두께로 증착하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
11. 제 1 항에 있어서,

    상기 제2보호막은 PE-질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
12. 제 1 항에 있어서,

    상기 제2보호막에 노출되는 부분의 퓨즈 상부에 전기도금방지막패턴과 제1보호막이 4000 ∼ 6000Å 두께 잔류되도록 하는 것을 특징으로 하는 반도체소자의 제조방법.