JP4037561B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に多層配線の最上層にアライメントマークが形成された半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体メモリの高密度化、大容量に伴って、チップ全体が無欠陥であることを要求することは不可能になっており、不良救済回路を内蔵した冗長構成(リダンダンシー)を採用することがメモリLSIおよびメモリ混載LSIの常識となっている。
【0003】
不良セルに替わってスペアセルを使用するためには、通常、テスターによって検出した不良セルの番地を記憶した後、ポリシリコンやアルミなどの配線層で形成されたヒューズをレーザーによって溶断(ブロー)し、不良セルに替わってスペアセルが選択されるようにする技術が一般的である。
【0004】
このヒューズをブローするために、位置合わせのためのアライメントマークが最上層のメタル配線層で形成されている。
【0005】
図9乃至図17は、アライメントマークを4層メタル配線構造を有するLSIに適用した場合の従来の製造工程を示している。
【0006】
まず、図9に示すように、シリコン基板11上に素子分離領域13を形成し、さらに拡散層14のような受動素子やMOSFET(ゲート電極を15で示す)のような能動素子を素子分離領域13以外の領域に形成する。なお、12の領域は、後にダイシングラインとなるチップ間領域であり、このダイシングライン領域12上に各種アライメントマークが配置される。
【0007】
次に、図10に示すように、BPSG膜のような第1層間絶縁膜16を堆積し、CMP(化学機械研磨)法を用いて第1層間絶縁膜16を平坦化する。その後、フォトリソグラフイー法を用いて第1コンタクトホールを開口し、第1タングステン17をCVD(化学気相成長)法を用いてコンタクトホールに埋め込む。さらに、第1アルミ18を全面に堆積し、フォトリソグラフイー法を用いて所定の形状にパターニングする。
【0008】
次に、図11に示すように、SiO2 膜のような第2層間絶縁膜19を堆積し、CMP法を用いて第2層間絶縁膜19を平坦化する。その後、フォトリソグラフイ一法を用いて第2コンタクトホールを開口し、第2タングステン20をCVD法を用いてコンタクトホールに埋め込む。さらに、第2アルミ21を全面に堆積し、フォトリソグラフイー法を用いて所定の形状にパターニングする。
【0009】
次に、図12に示すように、SiO2 膜のような第3層間絶縁膜22を堆積し、CMP法を用いて第3層間絶縁膜22を平坦化する。その後、フォトリソグラフイ一法を用いて第3コンタクトホールを開口し、第3タングステン23をCVD法を用いてコンタクトホールに埋め込む。さらに、第3アルミ24を全面に堆積し、フォトリソグラフイー法を用いて所定の形状にパターニングする。
【0010】
次に、図13に示すように、SiO2 膜のような第4層間絶縁膜25を堆積し、CMP法を用いて第4層間絶縁膜25を平坦化する。その後、フォトリソグラフイー法を用いて第4コンタクトホールを開口し、第4タングステン26をCVD法を用いてコンタクトホールに埋め込む。さらに、第4アルミ27を全面に堆積し、フォトリソグラフイー法を用いて所定の形状にパターニングする。
【0011】
これにより、第4アルミ27からなるメタルヒューズあるいはボンデイングパッドが形成され、また、第4アルミ27の一部27a がアライメントマークとなる。
【0012】
次に、図14に示すように、Si3 N4 膜のようなパッシベーション膜28を堆積し、フォトリソグラフイー法を用いて、ボンデイングパッド29上のパッシベーション膜28をエッチングし、開口する。この時、ダイシングライン領域12のアライメントマーク27a 上のパッシベーション膜28も、クラックを防止するためにエッチングされるので、アライメントマーク27a はオーバーエッチングされ露出する。
【0013】
上記したようにパッド開口工程に際してアライメントマーク27a が側面までオーバーエッチングされて露出すると、その後の工程で、図15に示すようにアライメントマーク27a が剥がれてしまうことがたびたび起きる。アライメントマーク27a が剥がれた結果、ヒューズブロー用のアライメントマーク27a を検出できなくなり、ヒューズブローができなくなると言う問題が発生する。
【0014】
また、図14に示した工程の後に、バンプ(電極形成)工程を行うと、別の問題点も発生する。これについて、図16乃至図17を参照して説明する。
【0015】
図14に示した工程の後、図16に示すように、Ti/Ni/Pdのようなバリアメタル30を堆積し、バンプを形成しようとするボンデイングパッド29の上方のバリアメタル30を開口するようにフォトレジスト31を形成する。そして、電解メッキ法などの手法により、ボンデイングパッド29上のバリアメタル30上にAuバンプ32を成長させる。
【0016】
次に、図17に示すように、フォトレジスト31を除去した後、パッシベーション膜28上に露出しているバリアメタル30を王水、エチレンジアミンテトラ酢酸などの溶液で除去し、Auバンプ32は残す。
【0017】
この際、これまでの工程で第4アルミのみで形成されたアライメントマーク27a は、電気的にフローティング状態になっており、チャージアップが可能な状態になっている。したがって、図17に示したように、パッシベーション膜28上に露出しているバリアメタル30を王水、エチレンジアミンテトラ酢酸などの溶液で除去する時に、前記アライメントマーク27a がチャージアップした状態になっていると、バリアメタル30下のアルミ(アライメントマーク27a )までエッチングされてしまう。
【0018】
これにより、これまでの工程で形成されたアライメントマーク27a が腐食状態のアライメントマーク33になってしまう。したがって、ヒューズブロー用のアライメントマーク33を検出できなくなり、ヒューズブローができなくなるという問題が発生する。
【0019】
【発明が解決しようとする課題】
上記したように従来の半導体装置は、パッド開口工程に際してアライメントマークが側面までオーバーエッチングされて露出し、その後の工程でアライメントマークが剥がれてしまうことがたびたび起き、ヒューズブロー時にヒューズブロー用のアライメントマークを検出できなくなり、ヒューズブローができなくなるという問題があった。
【0020】
また、バンプ工程に際して、バンプ電極部以外の領域に露出しているバリアメタルを溶液で除去する時にバリアメタル下のアライメントマークまでエッチングされ、ヒューズブロー時にヒューズブロー用のアライメントマークを検出できなくなり、ヒューズブローができなくなるという問題があった。
【0021】
本発明は上記の問題点を解決すべくなされたもので、パッド開口工程に際してアライメントマークが側面までオーバーエッチングされて露出しても、その後の工程でアライメントマークが剥がれてしまうことを防止し、ヒューズブロー時にヒューズブロー用のアライメントマークの検出を可能とする半導体装置を提供することを目的とする。
【0022】
また、本発明の他の目的は、バンプ電極部以外の領域に露出しているバリアメタルを溶液で除去する時にバリアメタル下のアライメントマークまでエッチングされてしまうことを防止し、ヒューズブロー時にヒューズブロー用のアライメントマークの検出を可能とする半導体装置を提供することにある。
【0023】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上に絶縁層を形成し、前記絶縁層内に第1、第2のコンタクトホールを形成し、この第1、第2のコンタクトホールに第1、第2の導電性プラグを埋め込み形成し、前記第1、第2の導電性プラグを含む前記絶縁層上に配線層を堆積し、前記配線層をパターニングして、前記第1の導電性プラグ上にボンデイングパッドを形成すると共に前記第2の導電性プラグ上にアライメントマークを形成し、前記ボンデイングパッド上及びアライメントマーク上を含む全面にバリアメタルを堆積し、前記ボンデイングパッド上の前記バリアメタル上にハンプ電極を形成し、前記アライメントマーク上の前記バリアメタルを除去することを特徴とする。
【0025】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0026】
<第1の実施の形態>
図1乃至図8は、本発明の第1の実施の形態に係るアライメントマークを4層メタル配線構造を有するLSIに適用した場合の製造工程を示している。
【0027】
まず、図1に示すように、シリコン基板11上に素子分離領域13を形成し、さらに拡散層14のような受動素子やMOSFET(ゲート電極を15で示す)ような能動素子を素子分離領域13以外の領域に形成する。なお、12の領域は、後にダイシングラインとなるチップ間領域であり、このダイシングライン領域12上に各種アライメントマークが配置される。
【0028】
次に、図2に示すように、BPSG膜のような第1層間絶縁膜16を堆積し、CMP法を用いて第1層間絶縁膜16を平坦化する。その後、フォトリソグラフイー法を用いて、拡散層14上やMOSFETのソース領域あるいはドレイン領域上に対応して第1層間絶縁膜16に第1コンタクトホールを開口し、第1タングステン17をCVD法を用いてコンタクトホールに埋め込む。この際、ダイシングライン領域12の第1層間絶縁膜16にも第1コンタクトホールを開口し、第1タングステン17を埋め込む。
【0029】
さらに、第1アルミ18を全面に堆積し、フォトリソグラフイー法を用いて所定の形状にパターニングすることにより、第1アルミ18からなる配線を形成するとともに、ダイシングライン領域12の第1コンタクトホールに埋め込まれた第1タングステン17上にも接続パターン部18a を形成する。
【0030】
次に、図3に示すように、SiO2 膜のような第2層間絶縁膜19を堆積し、CMP法を用いて第2層間絶縁膜19を平坦化する。その後、フォトリソグラフイ一法を用いて、前記第1アルミ18からなる配線および接続パターン部18a 上に対応して第2層間絶縁膜19に第2コンタクトホールを開口し、第2タングステン20をCVD法を用いてコンタクトホールに埋め込む。
【0031】
さらに、第2アルミ21を全面に堆積し、フォトリソグラフイー法を用いて所定の形状にパターニングすることにより、第2アルミ21からなる配線を形成するとともに、ダイシングライン領域12の第2コンタクトホールに埋め込まれた第2タングステン20上にも接続パターン部21a を形成する。
【0032】
次に、図4に示すように、SiO2 膜のような第3層間絶縁膜22を堆積し、CMP法を用いて第3層間絶縁膜22を平坦化する。その後、フォトリソグラフイ一法を用いて、前記第2アルミ21からなる配線および接続パターン部21a 上に対応して第3層間絶縁膜22に第3コンタクトホールを開口し、第3タングステン23をCVD法を用いてコンタクトホールに埋め込む。
【0033】
さらに、第3アルミ24を全面に堆積し、フォトリソグラフイー法を用いて所定の形状にパターニングすることにより、第3アルミ24からなる配線を形成するとともに、ダイシングライン領域12の第3コンタクトホールに埋め込まれた第3タングステン23上にも接続パターン部24a を形成する。
【0034】
次に、図5に示すように、SiO2 膜のような第4層間絶縁膜25を堆積し、CMP法を用いて第4層間絶縁膜25を平坦化する。その後、フォトリソグラフイー法を用いて、前記第3アルミ24からなる配線および接続パターン部24a 上に対応して第4層間絶縁膜25に第4コンタクトホールを開口し、第4タングステン26をCVD法を用いてコンタクトホールに埋め込む。
【0035】
さらに、第4アルミ27を全面に堆積し、フォトリソグラフイー法を用いて所定の形状にパターニングすることにより、第4アルミ27からなるメタルヒューズあるいはボンデイングパッドを形成するとともに、ダイシングライン領域12の第4コンタクトホールに埋め込まれた第4タングステン26上にはアライメントマーク27a を形成する。
【0036】
この段階で、アライメントマーク27a は、下層のコンタクトホールに埋め込まれた導電性のプラグにコンタクトしており、しかも、このプラグおよび下層のアルミ配線(接続パターン)を通してシリコン基板51に電気的に接続された構造となっている。
【0037】
次に、図6に示すように、Si3 N4 膜のようなパッシベーション膜28を堆積し、フォトリソグラフイー法を用いて、ボンデイングパッド29上のパッシベーション膜28をエッチングし、開口する。この時、ダイシングライン領域12のアライメントマーク27a 上のパッシベーション膜28も、クラックを防止するためにエッチングされるので、アライメントマーク27a はオーバーエッチングされ露出する。
【0038】
上記したようにアライメントマーク27a が側面までオーバーエッチングされて露出したとしても、アライメントマーク27a は下層のコンタクトホールに埋め込まれた導電性プラグに連なった構造となっているので、その後の工程でアライメントマーク27a が剥がれてしまうような問題は起きない。
【0039】
即ち、上記第1の実施の形態のLSIによれば、最上層のメタル配線層で形成されているアライメントマーク27a は、下層の導電性プラグに連なった構造を有するので、アライメントマーク27a の形成後の工程でアライメントマーク27a が剥がれてしまうような問題は起きない。
【0040】
したがって、ヒューズブロー用のアライメントマーク27a を検出できなくなるおそれはなくなり、ヒューズブローができなくなるという問題は発生しない。
【0041】
<第2の実施の形態>
第2の実施の形態では、第1の実施の形態によりアライメントマーク27a を形成した後、バンプ電極形成工程を行う。
【0042】
図1乃至図8は、本発明の第2の実施の形態に係るアライメントマークを4層メタル配線構造を有するLSIに適用した場合の製造工程を示している。
【0043】
即ち、第1の実施の形態で説明した図1乃至図6に示したような工程を経た後、図7に示すように、Ti/Ni/Pdのようなバリアメタル30を堆積し、バンプを形成しようとするボンデイングパッド29の上方のバリアメタル30を開口するようにフォトレジスト31を形成する。そして、電解メッキ法などの手法により、ボンデイングパッド29上のバリアメタル30上にAuバンプ32を成長させる。
【0044】
次に、図8に示すように、フォトレジスト31を除去した後、パッシベーション膜28上に露出しているバリアメタル30を王水、エチレンジアミンテトラ酢酸などの溶液で除去し、Auバンプ32は残す。
【0045】
この際、図6までの工程でアライメントマーク27a は、下層のコンタクトホールに埋め込まれた導電性プラグおよび下層のアルミ配線(接続パターン)を通してシリコン基板11に電気的に接続された(接地された)構造となっている。
【0046】
したがって、前記アライメントマーク27a はチャージアップしないので、図8に示したように、パッシベーション膜28上に露出しているバリアメタル30を王水、エチレンジアミンテトラ酢酸などの溶液で除去する時に、バリアメタル30下のアルミからなるアライメントマークはエッチングされることがなく、アライメントマークが腐食することはない。したがって、ヒューズブロー用のアライメントマーク27a を検出できなくなってヒューズブローができなくなるという問題を回避することができる。
【0047】
即ち、上記第2の実施の形態のLSIによれば、最上層のメタル配線層で形成されているアライメントマークは、下層のコンタクトホールに埋め込まれた導電性プラグおよび下層のアルミ配線(接続パターン)を通してシリコン基板11に電気的に接続された(接地された)構造を有する。
【0048】
したがって、ボンデイングパッド形成以降の工程でアライメントマークが剥がれたり、バンプ形成工程でのチャージアップによりアライメントマークが腐食するといった問題を回避することができる。
【0049】
【発明の効果】
上述したように本発明の半導体装置の製造方法によれば、パッド開口工程に際してアライメントマークが側面までオーバーエッチングされて露出しても、その後の工程でアライメントマークが剥がれてしまうことを防止し、ヒューズブロー時にヒューズブロー用のアライメントマークの検出を可能とすることができる。
【0050】
また、本発明の半導体装置の製造方法によれば、バンプ電極部以外の領域に露出しているバリアメタルを溶液で除去する時にバリアメタル下のアライメントマークまでエッチングされてしまうことを防止し、ヒューズブロー時にヒューズブロー用のアライメントマークの検出を可能とすることができる。
【0051】
即ち、本発明によれば、アライメントマークが下層のコンタクトホールに埋め込まれたプラグと接続されているので、ボンデイングパッド開口時にアライメントマークが側面までオーバーエッチングされて露出されたとしても、その後の工程でアライメントマークが剥がれてしまうような問題は起きない。
【0052】
本発明によれば、アライメントマークは、導電性プラグおよび下層の配線を通して半導体基板に電気的に接続された(接地された)状態となっていてチャージアップしないので、アライメントマーク上のバリアメタルを溶液で除去する工程時にアライメントマークまでエッチングされることがない。
【0053】
本発明によれば、アライメントマークは、導電性プラグおよび下層の配線を通して半導体基板に電気的に接続された(接地された)状態となっていてチャージアップしないので、バンプ工程に際して、バンプ電極部以外の領域に露出しているバリアメタルを溶液で除去する時にバリアメタル下のアライメントマークまでエッチングされることがない。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体装置の製造工程の一部を示す断面図。
【図2】図1の工程に続く工程を示す断面図。
【図3】図2の工程に続く工程を示す断面図。
【図4】図3の工程に続く工程を示す断面図。
【図5】図4の工程に続く工程を示す断面図。
【図6】図5の工程に続く工程を示す断面図。
【図7】本発明の第2の実施の形態に係る半導体装置の製造工程の一部を示す断面図。
【図8】図7の工程に続く工程を示す断面図。
【図9】従来の半導体装置の製造工程の一部を示す断面図。
【図10】図9の工程に続く工程を示す断面図。
【図11】図10の工程に続く工程を示す断面図。
【図12】図11の工程に続く工程を示す断面図。
【図13】図12の工程に続く工程を示す断面図。
【図14】図13の工程に続く工程を示す断面図。
【図15】図14の工程に続く工程を示す断面図。
【図16】図15の工程に続く工程を示す断面図。
【図17】図16の工程に続く工程を示す断面図。
【符号の説明】
11…シリコン基板、
12…ダイシングライン領域、
13…素子分離領域、
14…拡散層、
15…MOSFETのゲート電極、
16…第1層間絶縁膜、
17…第1タングステン、
18…第1アルミ、
19…第2層間絶縁膜、
20…第2タングステン、
21…第2アルミ、
22…第3層間絶縁膜、
23…第3タングステン、
24…第3アルミ、
25…第4層間絶縁膜、
26…第4タングステン、
27…第4アルミ、
27a …第4アルミ(アライメントマーク)、
28…パッシベーション膜、
29…ボンデイングパッド、
30…バリアメタル、
32…Auバンプ。
Claims (3)
- 半導体基板上に絶縁層を形成し、
前記絶縁層内に第1、第2のコンタクトホールを形成し、この第1、第2のコンタクトホールに第1、第2の導電性プラグを埋め込み形成し、
前記第1、第2の導電性プラグを含む前記絶縁層上に配線層を堆積し、
前記配線層をパターニングして、前記第1の導電性プラグ上にボンデイングパッドを形成すると共に前記第2の導電性プラグ上にアライメントマークを形成し、
前記ボンデイングパッド上及びアライメントマーク上を含む全面にバリアメタルを堆積し、
前記ボンデイングパッド上の前記バリアメタル上にハンプ電極を形成し、
前記アライメントマーク上の前記バリアメタルを除去する
ことを特徴とする半導体装置の製造方法。 - 前記第2の導電性プラグを形成する際に、前記半導体基板に電気的に接続されるように前記第2の導電性プラグを形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 王水、エチレンジアミンテトラ酢酸の溶液を用いて前記アライメントマーク上の前記バリアメタルを除去することを特徴とする請求項1記載の半導体装置の製造方法。
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