KR20070018520A - 다층 패드, 다층 패드를 구비하는 반도체 장치 및 그 제조방법 - Google Patents

다층 패드, 다층 패드를 구비하는 반도체 장치 및 그 제조방법 Download PDF

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KR20070018520A
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Abstract

본 발명은 하부 패드와 상부 패드가 직접 접촉하는 다층 패드, 다층 패드를 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다. 본 발명은, 반도체 기판 상에 형성된 제 1 배선 및 제 1 패드; 제 1 배선 및 제 1 패드 상에 형성되고, 제 1 배선 및 제 1 패드에 대한 전기적 접촉을 위해 각각 제 1 홀 및 제 2 홀을 구비하는 절연층; 제 1 홀을 매립하여 형성된 플러그를 통하여 제 1 전극과 전기적 접촉을 하는 제 2 배선; 및 제 2 홀을 통하여 제 1 전극과 직접 전기적 접촉을 하여 이중 패드층을 형성하는 제 2 패드를 포함하는 다층 패드를 구비하는 반도체 장치를 개시한다.
다층 패드, 프로브, 와이어본딩.

Description

다층 패드, 다층 패드를 구비하는 반도체 장치 및 그 제조 방법{Multi-layered pad, semiconductor devices with the same and method of fabrication the same}
도 1은 종래의 반도체 장치의 패드를 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 다층 패드를 개략적으로 나타내는 단면도이다.
도 3은 본 발명의 다층 패드를 구비하는 반도체 장치를 개략적으로 나타내는 단면도이다.
도 4a 내지 4g는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 5a 내지 도 5d는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판
101 : 제 1 배선 201 : 제 1 패드
103 : 제 1 홀 203 : 제 2 홀
104 : 제 2 배선 204 : 제 2 패드
a : 플러그 210 : 다층 패드층
220 : 절연막 230 : 프로브
본 발명은 패드, 패드를 구비하는 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 반도체 장치의 소자 성능을 모니터링하기 위한 프로브용 패드 또는 패키징을 위한 와이어 본딩용 패드, 이를 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 프로브 장치에 의해 반도체 장치의 소자 성능을 모니터링하기 위하여, 반도체 장치는 웨이퍼 상에 메인칩과 전기적으로 접촉된 프로브용 패드를 형성한다. 또는, 반도체 장치는 메인칩 상에 패키징을 위한 와어어 본딩용 패드를 형성한다. 상기 프로브용 패드나 와이어 본딩용 패드는 소자 성능 분석을 위해 프로브가 빈번하게 접촉되므로, 프로브에 의한 스트로크(stroke) 및 스크라이브(scribe)에 대하여 충분한 내성을 가져야 한다. 충분한 내성을 확보하기 위하여 프로브용 패드는 충분한 두께를 가져야 한다. 특히, 와이어 본딩용 패드는 와이어본딩 공정에서 요구되는 기계적 강도를 확보하기 위해서 충분히 두껍고, 하지층에 강하게 부착되어야 한다.
도 1은 종래의 반도체 장치의 패드를 개략적으로 나타내는 단면도이다.
도 1을 참조하면, MOS 트랜지스터(미도시) 등이 형성되어 있는 반도체 기판 (10) 상에 제 1 배선(21) 및 제 1 패드(또는, 하부 패드, 22)가 배치된다. 제 1 배선(21) 및 제 1 패드(22)는 층간절연막(30)에 의하여 절연된다. 층간절연막(30)은 각각 제 1 배선(21) 및 제 1 패드(22)의 전기적 접촉을 위한 비아 홀(301, 302)을 구비한다. 층간절연막(30) 상에는 비아 홀(301, 302)을 매립하는 플러그(40)와 전기적으로 접속된 제 2 배선(41)과 제 2 패드(또는, 상부 패드, 42)가 배치된다. 특히, 제 1 패드와 제 2 패드를 전기적으로 접속하기 위한 비아 홀(302)을 메쉬형 비아 홀 (mesh type via-hole)이라 한다.
최근, 반도체 장치의 제조 기술의 발전으로 반도체 장치의 스케일 축소가 가속되고 있다. 반도체 장치의 스케일 축소로 인하여 배선의 라인 피치가 감소됨에 따라, 배선 패터닝시 언더컷(undercut) 또는 노칭(notching) 현상이 발생하기 때문에, 이를 억제하기 위하여 금속 배선층의 두께를 감소시키고 있는 추세이다. 또한, 제조 비용을 감소시키기 위해 반도체 칩의 크기가 작아짐에 따라, 상기 프로브용 패드 또는 와이어 본딩용 패드의 면적도 감소하고 있는 추세이다. 최근, 제 2 배선(41) 및 제 2 패드(42)의 두께는 4000 Å에 이르며, 그 폭과 면적의 축소가 가속되고 있다.
상기와 같이, 프로브용 패드 또는 와이어 본딩용 패드의 두께와 면적이 감소함에 따라, 반도체 장치의 패드는 프로브에 의한 스트로크 및 스크라이브에 대하여 충분한 내성을 확보하지 못하며, 와이어본딩을 위해 충분한 기계적 강도를 확보하지 못하고 있다. 예를 들면, 도 1에 나타낸 바와 같이, 제 2 패드(42)의 두께가 감소하면, 프로브 검사를 하는 동안 제 2 패드(42)가 손상되며, 제 2 패드(42)의 하지층인 층간 절연막(30), 플러그(40) 또는 능동소자(미도시)에 크랙과 같은 결함이 초래될 수 있다. 또한, 패키징을 위한 와이어 본딩용 패드의 경우에는 제 2 패드(42)의 면적이 감소함에 따라, 프로브 검사에 의해 초래된 손상 영역이 상대적으로 커지게 하여 후공정인 와이어 본딩 공정에서 제 2 패드(42)에 접속될 본딩와이어의 부착력을 저해할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 상부 패드의 두께가 프로브용 패드 또는 와이어본딩용 패드로서 소정의 임계 두께를 확보하지 못하더라도, 프로브의 스트로크와 스크라이브에 대해 충분한 내성을 가지며, 신뢰성 있는 와이어본딩을 제공할 수 있는 패드를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 초고집적 회로의 디자인룰이 축소되어 패드의 두께와 면적이 감소하는 것에 대응하여, 프로브의 스트로크 및 스크라이브에 대하여 충분한 내성을 확보할 수 있고, 신뢰성있는 와이어본딩을 제공할 수 있는 패드를 구비하는 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 초고집적 회로의 디자인룰이 축소되어 패드의 두께와 면적이 감소하는 것에 대응하여, 프로브의 스트로크 및 스크라이브에 대하여 충분한 내성을 확보할 수 있고, 신뢰성있는 와이어본딩을 제공할 수 있는 패드를 구비하는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 패드는, 기판 상에 형성 된 제 1 패드; 상기 제 1 패드 상에 형성되고 상기 제 1 패드와 전기적 접촉을 위한 비아 홀을 갖는 층간 절연막; 및 상기 비아 홀을 통하여 상기 제 1 전극과 직접 전기적 접촉을 하여 이중 패드층을 형성하는 제 2 패드를 포함한다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 반도체 기판 상에 형성된 제 1 배선 및 제 1 패드; 상기 제 1 배선 및 상기 제 1 패드 상에 형성되고, 상기 제 1 배선 및 상기 제 1 패드에 대한 전기적 접촉을 위해 각각 제 1 홀 및 제 2 홀을 구비하는 절연층; 상기 제 1 홀을 매립하여 형성된 플러그를 통하여 상기 제 1 전극과 전기적 접촉을 하는 제 2 배선; 및 상기 제 2 홀을 통하여 상기 제 1 전극과 직접 전기적 접촉을 하여 이중 패드층을 형성하는 제 2 패드를 포함한다. 바람직하게는, 상기 비아 홀은 상기 제 2 패드가 프로브의 단부를 충분히 수용할 수 있도록, 상기 제 1 패드의 면적 일부 또는 면적 전부를 개방한다. 상기 이중 전극층의 두께는 프로브용 패드 또는 와이어본딩용 패드로서 요구되는 임계두께 이상이다. 바람직하게는, 상기 임계 두께는 6000 Å 이상이다.
또한, 상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 제 1 배선 및 제 1 패드를 형성하는 단계; 상기 제 1 배선 및 상기 제 1 패드가 형성된 상기 반도체 기판 상에 상기 제 1 배선 및 상기 제 1 패드를 절연하기 위한 절연막을 형성하는 단계; 상기 절연막을 패터닝하여 상기 제 1 배선 상에 전기적 접촉을 위한 제 1 홀을 형성하는 단계; 상기 제 1 홀을 매립하여 플러그를 형성하는 단계; 상기 절연막을 패터닝하여 제 1 패드 상에 전기적 접촉을 위한 제 2 홀을 형성하는 단계; 상기 플러그 및 상기 제 1 패 드 상에 금속막을 증착하여 각각 제 2 배선 및 상기 제 1 패드와 직접 전기적 접촉을 하는 제 2 패드를 형성하는 단계를 포함한다.
바람직하게는, 상기 제 2 홀을 형성하는 단계는, 상기 제 2 배선 및 제 2 패드를 형성하는 단계에서 제 1 패드와 제 2 패드의 계면 사이에 불순물층이 개재되는 것을 방지하기 위하여, 제 1 패드가 리세스(recess) 되도록 상기 절연막을 과잉식각할 수 있다. 또한, 바람직하게는, 상기 플러그를 형성하는 단계 이후에, 상기 플러그 및 상기 절연막의 표면 상에 실리콘 질화막을 증착하는 단계를 더 포함하여 제 2 홀을 형성하기 위한 포토레지스트 마스크와 플러그의 직접적 접촉을 방지할 수 있다. 또한, 상기 제 2 홀을 형성하는 단계는 상기 실리콘 질화막 및 상기 절연막을 차례로 식각하여 제 1 패드의 표면을 노출시킨다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 또한, 도면에서 영역들의 크기는 설명을 명확하게 하기 위하여 과장된 것이다.
도 2는 본 발명의 다층 패드를 개략적으로 나타내는 단면도이다.
도 2를 참조하면, 본 발명의 다층 패드(100)는, MOS 트랜지스터(미도시) 등이 형성되어 있는 반도체 기판(100) 상에 형성된 제 1 패드(201); 제 1 패드(201) 상에 형성되고 제 1 패드(201)와 전기적 접촉을 위한 비아홀(203)을 갖는 층간 절연막(202); 비아홀(203)을 통하여 제 1 전극(201)과 직접 전기적 접촉을 하여 이중 패드층(210)을 형성하는 제 2 패드(204)를 포함한다. 바람직하게는, 이중 패드층(210)의 두께는 프로브용 패드 또는 와이어본딩용 패드로서 요구되는 임계두께 이상이어야 한다. 또한, 바람직하게는, 비아 홀(203)은 제 2 패드(204)가 프로브의 단부(220)를 충분히 수용할 수 있도록, 제 1 패드(201)의 면적 일부 또는 면적 전부를 개방한다. 즉, 비아 홀(203)의 내부 직경이 프로브의 단부(220)의 직경보다 크게 하는 것이 바람직하다.
본 발명의 다층 패드는, 제 2 패드의 두께가 프로브용 패드 또는 와이어본딩용 패드로서 소정의 임계 두께를 확보하지 못하더라도, 제 1 패드(하부 패드) 및 제 2 패드(상부 패드)가 함께 이중 패드층을 형성함으로써 임계두께를 충족할 수 있다. 그 결과, 본 발명의 다층 패드는 프로브의 스트로크와 스크라이브에 대해 충분한 내성을 가지며, 신뢰성 있는 와이어본딩을 제공할 수 있다.
도 3은 본 발명의 다층 패드를 구비하는 반도체 장치를 개략적으로 나타내는 단면도이다.
도 3을 참조하면, 본 발명의 반도체 장치는, MOS 트랜지스터(미도시) 등이 형성되어 있는 반도체 기판(100) 상에 형성된 제 1 배선(101) 및 제 1 패드(또는, 하부 패드, 201); 제 1 배선(101) 및 제 1 패드(201) 상에 형성되고, 제 1 배선(101) 및 제 1 패드(201)에 대한 전기적 접촉을 위해 각각 제 1 홀(103) 및 제 2 홀(203)을 구비하는 절연층(220); 제 1 홀(103)을 매립하여 형성된 플러그(a)를 통 하여 제 1 배선(101)과 전기적 접촉을 하는 제 2 배선(104); 및 제 2 홀(203)을 통하여 제 1 패드(201)과 직접 전기적 접촉을 하여 이중 패드층(210)을 형성하는 제 2 패드(또는, 상부 패드, 204)를 포함한다.
바람직하게는, 이중 패드층(210)의 두께는 프로브용 패드 또는 와이어본딩용 패드로서 요구되는 임계두께 이상이어야 한다. 또한, 바람직하게는, 제 2 홀(203)은 제 2 패드(204)가 프로브의 단부(230)를 충분히 수용할 수 있도록, 제 1 패드(201)의 면적 일부 또는 면적 전부를 개방한다. 즉, 제 2 홀(203)의 내부 직경은 프로브 의 단부(230) 직경보다 크다.
본 발명의 다층 패드를 구비하는 반도체 장치는, 반도체 장치의 집적도가 증가함에 따라 제 2 패드(상부 패드)가 프로브용 패드 또는 와이어본딩용 패드로서 소정의 임계 두께를 확보하지 못하더라도, 제 1 패드(하부 패드) 및 제 2 패드(상부 패드)가 함께 이중 패드층을 형성함으로써 임계두께를 충족할 수 있다. 그 결과, 본 발명은 소자 성능 분석을 위한 프로브의 스트로크(stroke)와 스크라이브(scribe)에 대해 충분한 내성을 가지며, 충분한 기계적 강도를 확보하여 신뢰성 있는 와이어본딩을 제공할 수 있다.
도 4a 내지 4g는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 4a를 참조하면, MOS 트랜지스터(미도시) 등이 형성되어 있는 반도체 기판(100) 상에 제 1 배선(101) 및 제 1 패드(201)를 형성한다. 제 1 배선(101) 및 제 1 패드(201)는 스퍼터링과 같은 물리기상증착(PVD) 또는 화학기상증착(CVD)에 의하 여 동시에 증착하여 패터닝함으로써 형성할 수 있다.
도 4b를 참조하면, 제 1 배선(101) 및 제 1 패드(201)가 형성된 반도체 기판(100) 상에 제 1 배선(101) 및 제 1 패드(201)를 절연하기 위한 절연막(220)을 형성한다.
도 4c를 참조하면, 절연막(220)을 패터닝하여 제 1 배선(101) 상에 전기적 접촉을 위한 제 1 홀(103)을 형성한다.
도 4d를 참조하면, 제 1 홀(103)을 매립하여 플러그(a)를 형성한다. 예를 들면, 화학기상증착법에 의하여 도전성 재료로 제 1 홀(103)을 매립한 후, 절연막(220)이 노출될 때까지 화학기계적 연마법(mechanical polishing)에 의하여 상기 도전성 재료를 평탄화한다. 또한, 예를 들면, 플러그(a)는 텅스텐을 함유한 재료로 이루어질 수 있다.
도 4e를 참조하면, 플러그(a) 및 절연막(220) 상에 포토리소그래피 공정에 의해 제 2 홀(203)이 형성되는 영역만을 개구시키는 식각마스크인 포토레지스트층(PR)을 형성한다. 다음으로, 절연막(220)을 패터닝하여, 제 1 패드(201) 상에 전기적 접촉을 위한 제 2 홀(203)을 형성한다. 바람직하게는, 제 2 홀(203)은 제 2 패드(도 4g의 204)가 프로브의 단부(220)를 충분히 수용할 수 있도록, 제 1 패드(201)의 면적 일부 또는 면적 전부를 개방한다. 바람직하게는, 제 1 패드(201)가 리세스(recess) 되도록 절연막(220)을 과잉식각하여, 후공정인 제 2 패드(도 4g의 204)를 형성하는 공정에서 제 1 패드(101)와 제 2 패드(201)의 계면 사이에 불순물층이 개재되는 것을 방지할 수 있다.
도 4f를 참조하면, 포토레지스트를 제거한 후에 플러그(a) 및 제 1 패드(101) 상에 스퍼터링 또는 플로우(flow) 공정에 의하여 금속층(200)을 증착한다.
도 4g를 참조하면, 금속층(도 4f의 200)을 패터닝하여, 제 2 배선(104)과 제 2 패드(204)를 형성한다. 제 1 패드(201)와 제 2 패드(204)는 직접 전기적 접촉을 하여 이중 패드층(210)을 형성한다.
다음으로, 본 발명이 속하는 기술분야에서 알려진 바에 따라, 제 2 패드(204)의 표면만을 노출시키는 보호막(passivation layer)을 증착하여 반도체 장치를 제조할 수 있다.
본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법은, 초고집적 회로에서 제 1 패드 및 제 2 패드의 두께가 감소함에도 불구하고, 프로브용 패드 또는 와이어본딩용 패드로서 요구되는 임계두께를 확보할 수 있다. 그 결과, 본 발명은 소자 성능 분석을 위한 프로브의 스트로크와 스크라이브에 대해 충분한 내성을 가지며, 충분한 기계적 강도를 확보하여 신뢰성 있는 와이어본딩을 제공할 수 있다
플러그(a)를 형성하는 단계에서, 플러그(a) 내에 보이드(void) 또는 씸(seam)이 형성되는 경우가 있다. 도 4e에서 나타낸 바와 같이, 제 2 홀(203)을 형성하기 위해 마스크로서 포토레지스트(PR)를 사용하는 경우, 플러그(a)의 보이드 또는 씸 내부로 포토레지스트(PR)가 충전되어 반도체 장치의 전기적 결함이 초래될 수 있다. 하기한 바와 같이, 제 2 홀(203)을 패터닝하기 위한 마스크인 포토레지스트(PR)와 플러그(a)의 직접적 접촉을 방지하기 위하여 플러그(a)와 포토레지스트(PR) 사이에 캡핑층을 개재시킬 수 있다.
도 5a 내지 도 5d는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 5a를 참조하면, 플러그(a)를 형성하는 단계 이후에, 플러그(a) 및 절연층(220) 상에 캡핑층(300)을 증착한다. 바람직하게는, 캡핑층(300)은 실리콘 질화막일 수 있다. 실리콘 질화막은 플라즈마강화 화학기상증착법(PECVD)에 의하여 형성할 수 있다.
도 5b를 참조하면, 캡핑층(300) 상에 제 2 홀(203)을 형성하기 위한 식각마스크로서 포토레지스트(PR)를 형성한다.
도 5c를 참조하면, 캡핑층(300)과 절연층(220)을 순차대로 식각하여, 제 1 패드(201) 상에 전기적 접촉을 위한 제 2 홀(203)을 형성한다. 바람직하게는, 제 1 패드(201)가 리세스되도록 과잉식각하여, 후공정인 제 2 패드(도 5c의 )를 형성하는 공정에서 제 1 패드(201)와 제 2 패드(도 5d의 204)의 계면 사이에 불순물층이 개재되는 것을 방지할 수 있다. 다음으로, 애싱에 의하여 포토레지스트(PR)를 제거하고, 에치백(etch back) 공정 등에 의하여 캡핑층(300)을 제거한다.
도 4f 및 도 4g에 나타낸 바와 유사하게, 플러그(a) 및 제 1 패드(201) 상에 금속막을 증착하여 각각 제 2 배선(도 4f의 104) 및 제 2 패드(도 4f의 204)를 형성할 수 있다. 제 1 패드(201)와 제 2 패드(도 4f의 204)는 직접 전기적 접촉을 하여 이중 패드층(도 4f의 210)을 형성한다.
다음으로, 본 발명이 속하는 기술분야에서 알려진 바에 따라, 제 2 패드(도 4f의 204)의 표면만을 노출시키는 보호막(passivation layer)을 증착하여 반도체 장치를 제조할 수 있다. 따라서, 본 발명의 제 2 실시예에 따르면, 제 2 홀(203)을 형성하기 위하여 포토레지스트를 마스크로 사용하는 경우에, 플러그의 보이드 또는 씸에 의해 초래될 수 있는 제 1 배선 및 제 2 배선 사이의 전기적 절연과 같은 결함을 억제함으로써 더욱 신뢰성 있는 반도체 장치를 제조할 수 있는 이점이 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 바와 같이 본 발명의 다층 패드는, 제 1 패드 및 제 2 패드가 함께 이중 패드층을 형성함으로써, 프로브에 의한 소자 성능 분석시 프로브의 스트로크와 스크라이브에 대해 충분한 내성을 가지며, 충분한 기계적 강도를 확보하여 신뢰성 있는 와이어본딩을 제공할 수 있다.
또한, 본 발명의 반도체 장치는, 초고집적 회로에서 제 1 패드 및 제 2 패드의 두께가 감소함에도 불구하고 제 1 패드 및 제 2 패드가 함께 이중 패드층을 형성함으로써, 프로브에 의한 소자 성능 분석시 프로브의 스트로크와 스크라이브에 대해 충분한 내성을 가지며, 충분한 기계적 강도를 확보하여 신뢰성 있는 와이어본딩을 제공할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 초고집적 회로에서 제 1 패드 및 제 2 패드의 두께가 감소함에도 불구하고 제 1 패드 및 제 2 패드가 함께 이중 패드층을 형성함으로써, 프로브에 의한 소자 성능 분석시 프로브의 스트로크와 스크라이브에 대해 충분한 내성을 가지며, 충분한 기계적 강도를 확보하여 신뢰성 있는 와이어본딩을 제공할 수 있다.

Claims (18)

  1. 기판 상에 형성된 제 1 패드;
    상기 제 1 패드 상에 형성되고 상기 제 1 패드와 전기적 접촉을 위한 비아 홀을 갖는 층간 절연막; 및
    상기 비아 홀을 통하여 상기 제 1 전극과 직접 전기적 접촉을 하여 이중 패드층을 형성하는 제 2 패드를 포함하는 것을 특징으로 하는 다층 패드.
  2. 제 1 항에 있어서,
    상기 비아 홀은 상기 제 2 패드가 프로브의 단부를 충분히 수용할 수 있도록, 상기 제 1 패드의 면적 일부 또는 면적 전부를 개방하는 것을 특징으로 하는 다층 패드.
  3. 반도체 기판 상에 형성된 제 1 배선 및 제 1 패드;
    상기 제 1 배선 및 상기 제 1 패드 상에 형성되고, 상기 제 1 배선 및 상기 제 1 패드에 대한 전기적 접촉을 위해 각각 제 1 홀 및 제 2 홀을 구비하는 절연층;
    상기 제 1 홀을 매립하여 형성된 플러그를 통하여 상기 제 1 배선과 전기적 접촉을 하는 제 2 배선; 및
    상기 제 2 홀을 통하여 상기 제 1 패드와 직접 전기적 접촉을 하여 이중 패 드층을 형성하는 제 2 패드를 포함하는 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 2 홀은 상기 제 2 패드가 프로브의 단부를 충분히 수용할 수 있도록, 상기 제 1 패드의 면적 일부 또는 면적 전부를 개방하는 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치.
  5. 제 3 항에 있어서,
    상기 이중 전극층의 두께는 프로브용 패드 또는 와이어본딩용 패드로서 요구되는 임계두께 이상인 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치.
  6. 제 3 항에 있어서,
    상기 임계 두께는 6000 Å 이상인 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치.
  7. 제 3 항에 있어서,
    상기 플러그는 텅스텐을 함유한 재료로 이루어지는 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치.
  8. 제 3 항에 있어서,
    상기 제 2 패드의 표면만을 노출시키는 보호막(passivation layer)을 더 포함하는 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치.
  9. 반도체 기판 상에 제 1 배선 및 제 1 패드를 형성하는 단계;
    상기 제 1 배선 및 상기 제 1 패드가 형성된 상기 반도체 기판 상에 상기 제 1 배선 및 상기 제 1 패드를 절연하기 위한 절연막을 형성하는 단계;
    상기 절연막을 패터닝하여 상기 제 1 배선 상에 전기적 접촉을 위한 제 1 홀을 형성하는 단계;
    상기 제 1 홀을 매립하여 플러그를 형성하는 단계;
    상기 절연막을 패터닝하여 제 1 패드 상에 전기적 접촉을 위한 제 2 홀을 형성하는 단계;
    상기 플러그 및 상기 제 1 패드 상에 금속막을 증착하여 각각 제 2 배선 및 제 2 패드를 형성하는 단계를 포함하며,
    상기 제 1 패드와 상기 제 2 패드는 직접 전기적 접촉을 하여 이중 패드층을 형성하는 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 플러그를 형성하는 단계는 화학기상증착법에 의하여 도전성 재료로 상기 제 1 홀을 매립한 후, 상기 절연막이 노출될 때까지 화학기계적 연마법 (chemical mechanical polishing)에 의하여 상기 도전성 재료를 평탄화하는 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치의 제조 방법.
  11. 제 9 항에 있어서,
    상기 플러그는 텅스텐을 함유한 재료로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 9 항에 있어서,
    상기 제 2 홀은 상기 제 2 패드가 프로브의 단부를 충분히 수용할 수 있도록, 상기 제 1 패드의 면적 일부 또는 면적 전부를 개방하는 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치의 제조 방법.
  13. 제 9 항에 있어서,
    상기 제 2 홀을 형성하는 단계는, 상기 제 2 배선 및 제 2 패드를 형성하는 단계에서 제 1 패드와 제 2 패드의 계면 사이에 불순물층이 개재되는 것을 방지하기 위하여, 제 1 패드가 리세스(recess) 되도록 상기 절연막을 과잉식각하는 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치의 제조 방법.
  14. 제 9 항에 있어서,
    상기 플러그를 형성하는 단계 이후에, 상기 플러그 및 상기 절연막의 표면 상에 실리콘 질화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 2 홀을 형성하는 단계는 상기 실리콘 질화막 및 상기 절연막을 차례로 식각하여 제 1 패드의 표면을 노출시키는 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치의 제조 방법.
  16. 제 9 항에 있어서,
    상기 제 2 배선 및 제 2 패드를 형성하는 단계는 스퍼터링 또는 플로우(flow) 공정에 의하여 상기 금속막을 증착하는 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치의 제조 방법.
  17. 제 9 항에 있어서,
    상기 이중 전극층의 두께는 프로브용 패드 또는 와이어본딩용 패드로서 요구되는 임계두께 이상인 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 임계두께는 6000 Å 이상인 것을 특징으로 하는 다층 패드를 구비하는 반도체 장치의 제조 방법.
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