KR20080104477A - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 있어서, 특히 소노스(Silicon-Oxide-Nitride-Oxide-Silicon) 소자의 제조를 위한 반도체 소자 및 그의 제조 방법에 관한 것으로, 전하 저장 절연막에 트랩된 전하의 유지특성을 유지하지 위해서 전하 저장 절연막이 형성되기 전후에 적층되는 상부의 블로킹 절연막 또는 하부의 터널링 절연막의 전하에 대한 베리어 특성을 향상시킴으로써, 반도체 소자의 신뢰성을 개선해주는 데 적당한 발명이다.
SONOS, 산화막-질화막-산화막(ONO), 플라즈마 질화, 베리어막
Description
도 1은 일반적인 SONOS 구조의 메모리를 나타낸 수직단면도.
도 2는 본 발명의 일 실시 예에 따른 SONOS 구조의 메모리를 나타낸 수직단면도.
도 3은 본 발명의 다른 실시 예에 따른 SONOS 구조의 메모리를 나타낸 수직단면도.
도 4a 내지 4d는 본 발명에 따른 SONOS 구조의 메모리 제조 공정을 설명하기 위한 수직단면도들.
*도면의 주요부분에 대한 부호의 설명*
10 : 반도체기판 20 : 제1산화막
30 : 제1베리어막 40 : 질화막
50 : 제2산화막 60 : 제2베리어막
본 발명은 반도체 소자에 관한 것으로, 특히 소노스(Silicon-Oxide-Nitride- Oxide-Silicon) 소자의 제조를 위한 반도체 소자 및 그의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic RAM), SRAM(Static RAM) 등 주로 RAM이 차지하고 있으며, 전원 인가시에 데이터의 입력이나 보존이 가능하나 전원이 제거될 시에는 데이터가 휘발되어 보존이 불가능한 특징을 갖는다. ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이터가 보존되는 특성을 갖는다.
현재 공정기술 측면에서 비휘발성 메모리는 플로팅 게이트(floating gate) 계열과 두 종류 이상의 유전막이 2중 혹은 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리는 포텐셜 웰(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래쉬 EEPROM(Electronically Erasable Programmable ROM)으로 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적이다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(Trap)을 이용하여 기억 기능을 수행한다.
현재 플래쉬 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor) 구조가 대표적인 예이다.
도 1은 일반적인 SONOS 구조의 메모리를 나타낸 수직단면도이다.
일반적으로 SONOS 구조의 비휘발성 메모리 셀은 반도체기판(1)의 활성 영역 의 상부에 순차적으로 적층된 절연막들로 이루어진 ONO막(2~4)과, ONO막(2~4)의 상부에 게이트 전극으로 형성된다. 그리고, 반도체기판(1) 내에서 소오스/드레인 접합이 형성된다. 절연막인 ONO막(2~4)이 SONOS 구조에서는 전하를 저장하는 역할을 한다.
도 1을 참조하여 상세하면, ONO막(2~4)은 반도체기판(1)의 활성영역 상부에 순차적으로 터널링 절연막(tunneling dielectric layer)(2), 전하 저장 절연막(charging dielectric layer)(3) 및 블로킹 절연막(blocking dielectric layer)(4)이 적층되어 형성된다.
일 예로, 터널링 절연막(2)과 블로킹 절연막(4)은 실리콘 산화막(SiO2)으로 형성되고, 전하 저장 절연막(3)은 실리콘 질화막(Si3N4)으로 형성된다.
상기한 종래의 SONOS 구조 비휘발성 메모리는 게이트 전극에 프로그래밍 전압이 인가되면, 터널링 절연막(2)을 통하여 전하가 터널링되어 전하 저장 절연막(3)인 실리콘 질화막 내에 트랩된다.
상기 트랩된 전하는 상부의 블로킹 절연막(4) 또는 하부의 터널링 절연막(2)을 통해 쉽게 손실된다. 이로 인해 데이터 유지특성의 저하를 야기시켜, 소자의 신뢰성 문제를 발생시킨다.
보다 상세하게, 종래의 일반적인 SONOS 구조의 비휘발성 메모리 제조에서, 블로킹 절연막(4)을 형성하는 데는 고온 산화(Hot temp. Oxide)를 이용하였으며, 터널링 절연막을 형성하는 데는 열산화(Thermal Oxide)를 이용하였다. 이렇게 형성 된 산화막들은 질화막에 트랩된 전하의 손실을 방지하는데 한계가 있었다.
비휘발성 메모리의 전하 유지특성 평가에서 보면, 반복되는 프로그래밍과 소거를 수행하는 과정에서 질화막에 트랩된 전하가 손실되는 경우가 많이 발생하고 있다.
본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, 특히 소자의 신뢰성 개선을 위해 ONO막의 데이터 유지특성을 향상시키는데 적당한 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 또다른 목적은, 전하 저장 절연막에 트랩된 전하의 유지특성을 유지하지 위해서 전하 저장 절연막이 형성되기 전후에 적층되는 상부의 블로킹 절연막 또는 하부의 터널링 절연막의 전하에 대한 베리어 특성을 향상시키는데 적당한 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 소자의 일 특징은, 전하 저장을 위한 질화막과, 상기 질화막의 상측과 하측 중 적어도 일측에 플라즈마 질화 처리하여 형성되는 베리어막을 포함하여 구성되는 것이다.
바람직하게, 상기 질화막의 상부에서 상기 질화막과 상기 베리어막 사이에 형성되는 산화막을 더 포함하여 구성될 수 있다.
바람직하게, 상기 질화막의 하부에 형성되는 산화막을 더 포함하되, 상기 베리어막이 상기 질화막과 상기 산화막 사이에 형성될 수 있다.
상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 소자의 다른 특징은, 반도체기판 상에 형성되는 터널링 절연막과, 상기 터널링 절연막 상부에 형성되는 전하 베리어막과, 상기 전하 베리어막 상부에 형성되는 전하 저장 절연막과, 상기 전하 저장 절연막 상부에 형성되는 블로킹 절연막과, 상기 블로킹 절연막의 상부에 형성되는 전하 베리어막으로 구성되는 것이다.
바람직하게, 상기 터널링 절연막은 상기 반도체기판 상에 습식 산화를 이용하여 형성될 수 있다.
바람직하게, 상기 블로킹 절연막은 상기 전하 저장 절연막 상에 고온 산화를 이용하여 형성되는 고온 산화막일 수 있다.
바람직하게, 상기 전하 베리어막들은 플라즈마 질화 처리하여 형성될 수 있다.
바람직하게, 상기 터널링 절연막, 상기 전하 저장 절연막 및 상기 블로킹 절연막은 각각 20Å, 60Å 및 80Å의 두께로 형성될 수 있다.
상기한 목적들을 달성하기 위한 본 발명에 따른 SONOS 구조의 메모리 소자를 제조하기 위한 반도체 소자 제조 방법의 일 특징은, 산화막 증착을 이용하여 절연막을 형성하는 단계와, 상기 절연막 상에 플라즈마 질화를 처리하는 단계로 이루어지는 것이다.
바람직하게, 상기 절연막은 습식 산화를 이용하여 반도체기판 상에 형성될 수 있다.
바람직하게, 상기 절연막은 질화를 이용하여 절연막을 형성한 후에 고온 산 화를 이용하여 형성될 수 있다.
바람직하게, 상기 절연막들의 두께를 서로 다르게 형성할 수 있다.
상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법의 다른 특징은, 반도체기판 상에 제1산화막을 형성하는 단계와, 상기 제1산화막 상에 플라즈마 질화 처리를 행하여 전하 방지막을 형성하는 단계와, 상기 전하 방지막 상에 질화막을 형성하는 단계와, 상기 질화막 상에 제2산화막을 형성하는 단계와, 상기 제2산화막 상에 플라즈마 질화 처리를 행하여 전하 방지막을 더 형성하는 단계로 이루어지는 것이다.
바람직하게, 상기 제1산화막을 습식 산화를 이용하여 상기 반도체기판 상에 형성할 수 있다.
바람직하게, 상기 제2산화막을 고온 산화를 이용하여 상기 질화막 상에 형성할 수 있다.
바람직하게, 상기 플라즈마 질화 처리를 위한 전력과 압력과 질소가스 유량과 시간은 각각 약 800와트, 10mtorr, 500sccm, 75초일 수 있다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
본 발명에 따른 반도체 소자는 SONOS 구조의 메모리이다. 특히, 본 발명에 따른 메모리는 SONOS 구조의 비휘발성 메모리인 것이 보다 바람직하다.
그에 따라, 본 발명에 따른 반도체 소자는 활성영역 상부에 적층된 절연막들(dielectric layers)인 ONO막이 형성되며, 그 ONO막의 상부에 게이트전극이 형성되는 것이 기본 구조이다. 또한 반도체기판 내에 소스/드레인 접합이 형성된다.
도 2와 3은 본 발명의 실시 예들에 따른 SONOS 구조의 메모리를 나타낸 수직단면도들이다.
한편, 이하에서는 SONOS 구조에서 터널링 절연막과 전하 저장을 위한 질화막과 블로킹 절연막으로 형성된 ONO막(20,40,50)으로 설명된다. 따라서, 이하의 제1산화막(20)은 터널링 절연막에 해당하고, 질화막(40)은 전하 저장 질화막에 해당하고, 제2산화막(50)은 블로킹 절연막에 해당한다.
특히 본 발명에서는 전하 저장을 위한 질화막(40)이 형성되기 전에 그 질화막의 하측에 플라즈마 질화 처리하여 베리어막(30)을 형성한다.
또는, 본 발명에서는 전하 저장을 위한 질화막(40)이 형성된 후에 그 질화막(40)의 상측에 플라즈마 질화 처리하여 베리어막(60)을 형성한다. 이때, 그 베리어막(60)은 블로킹을 위한 제2산화막(50)의 상측에 형성되는 것이 바람직하다.
또는, 본 발명에서는 전하 저장을 위한 질화막(40)의 형성에 전후하여 그 질화막(40)의 상측과 하측에 플라즈마 질화 처리하여 베이러막들(30,60)을 형성한다. 이때, 첫 번째 베리어막(30)은 터널링을 위한 제1산화막(20) 상에 형성되며, 두 번째 베리어막(60)은 블로킹을 위한 제2산화막(50) 상에 형성되는 것이 바람직하다.
도 2는 터널링 산화막 상에 플라즈마 질화 처리하여 베리어막을 형성하는 예를 나타낸 것이다. 이는 반도체기판 상의 산화막(20) 상에 베리어막(30)을 형성하고 그 베리어막(30) 상에 전하 저장을 위한 질화막(40)을 형성함으로써, 베리어막(30)이 질화막(40)과 산화막(20) 사이에 형성된다.
도 2의 예에서는 제2산화막(50)이 형성된 후에 그 제2산화막(50)의 상부에 게이트전극이 형성된다
도 3은 도 2에 형성된 베리어막은 물론 질화막의 상부에 블로킹 산화막을 형성하고, 그 블로킹 산화막 상에 플라즈마 질화 처리를 더 하여 또하나의 베리어막을 형성하는 예를 나타낸 것이다.
도 3에 따른 SONOS 구조의 메모리 소자는 반도체기판(10) 상에 형성되는 터널링을 위한 제1산화막(20)과, 제1산화막(20) 상에 형성되는 제1베리어막(30)과, 제1베리어막(30) 상에 형성되는 전하 저장을 위한 질화막(40)과, 질화막(40) 상에 형성되는 블로킹을 위한 제2산화막(40)과, 제2산화막(40) 상에 형성되는 제2베리어막(60)으로 구성된다.
상기 반도체기판(10)은 베어실리콘(Bare Si) 기판인 것이 바람직하다.
제1산화막(20)은 반도체기판(10) 상에 습식 산화(Wet Oxidation)를 이용하여 형성된다. 특히, 제1산화막(20)은 20Å의 두께로 형성되는 것이 바람직하다.
제1베리어막(30)은 제1산화막(20) 상에 플라즈마 질화 처리를 가하여 형성된다. 이때, 플라즈마 질화 처리를 위한 조건들로, 사용 전력(플라즈마 질화 처리장 비의 전력)은 약 800와트, 압력은 10mtorr, 질소가스(N2) 유량은 500sccm, 처리시간은 75초인 것이 바람직하다.
상기 제1베리어막(30) 상에 형성되는 질화막(Nitride Film)(40)은 60Å의 두께로 형성되는 것이 바람직하다.
제2산화막(50)은 질화막(40) 상에 고온 산화를 이용하여 형성되는 고온 산화막인 것이 바람직하다. 그리고, 제2산화막(50)은 80Å의 두께로 형성되는 것이 바람직하다.
마지막으로, 제2베리어막(60)은 제2산화막(50) 상에 플라즈마 질화 처리를 가하여 형성된다. 이때, 플라즈마 질화 처리를 위한 조건은 상기 제1베리어막(30)에 적용된 조건과 동일한 것이 바람직하다. 한편, 상기 제1베리어막(30)과 제2베리어막(60)은 동일한 두께로 형성될 수 있다. 그러나, 이외의 제1산화막(20)과 질화막(40)과 제2산화막(50)은 서로 다른 두께로 형성되는 것이 바람직하다.
또한 도 3의 예에서는 제2베리어막(60)이 형성된 후에 그 제2베리어막(60)의 상부에 게이트전극이 형성된다
상기한 본 발명에 따른 SONOS 구조의 메모리는, 산화막 증착을 이용한 절연막을 형성한 후에 그 형성된 절연막 상에 플라즈마 질화 처리를 가하여 제조된다. 이러한 플라즈마 질화 처리에 의해 형성된 베리어막에 의해 메모리 ONO막의 베리어 특성이 향상된다. 이와 같이 ONO막의 베리어 특성이 향상되기 때문에, 트랩된 전하의 손실을 방지하여 데이터 보존능력을 향상시킨다. 이때, 상기 절연막들은 ONO막 에서 터널링 또는 블로킹을 위해 산화막 증착을 이용하여 형성된 것으로, 본 발명에서는 습식 산화를 이용하여 형성된 산화막이나 고온산화를 이용하여 형성된 고온 산화막인 것이 바람직하다.
상기한 본 발명에 따른 SONOS 구조의 메모리 제조에 대해 이하에서 보다 상세히 설명한다.
도 4a 내지 4d는 본 발명에 따른 SONOS 구조의 메모리 제조 공정을 설명하기 위한 수직단면도들이다.
도 4a에 도시된 바와 같이, 우선 반도체기판(10)으로써 실리콘 기판(예: 베어실리콘 기판)의 활성영역 상부에 습식 산화를 이용하여 터널링 절연막인 제1산화막(20)을 약 20Å 두께로 형성한다.
다음 상기 형성된 제1산화막(20) 상부에 플라즈마 질화 처리를 행하여, 트랩된 전하의 손실을 방지하기 위한 전하 방지막인 베리어막(20)을 형성한다(도 4b).
이때, 플라즈마 질화 처리 조건은, 사용 전력(플라즈마 질화 처리장비의 전력)은 약 800와트, 압력은 약 10mtorr, 질소가스(N2) 유량은 약 500sccm, 처리시간은 약 75초로 정한다.
상기한 플라즈마 질화 처리 이후에 전하가 저장될 절연막이 질화막(40)을 약 60Å 두께로 형성하고, 그 질화막(40) 상에 블로킹을 위한 고온 산화막(50)을 80Å 두께로 형성한다(도 4c).
마지막으로 고온 산화막(50) 상부에 플라즈마 질화 처리를 행하여, 트랩된 전하의 손실을 방지하기 위한 또하나의 전하 방지막인 베리어막(60)을 형성한다(도 4d).
상기에서 플라즈마 질화 처리에 의해 형성되는 베리어막들은 ONO막의 산화막이나 질화막의 두께보다 작게 형성되는 것이 바람직하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
이상에서와 같이 본 발명에서는 전하 저장 절연막의 형성에 전후하여 플라즈마 질화 처리를 통한 전하 베리어막을 형성함으로써, 상부의 블로킹 절연막 또는 하부의 터널링 절연막의 전하에 대한 베리어 특성을 향상시켜 준다. 즉, 전하 저장 절연막에 트랩된 전하의 유지특성을 향상시켜 준다.
특히, 반복되는 프로그래밍과 소거를 수행하는 과정에서도 질화막에 트랩된 전하의 손실을 최소화할 수 있다.
결국, 데이터 유지특성의 저하를 제거하여 반도체 소자의 신뢰성을 높일 수 있다.
Claims (16)
- 전하 저장을 위한 질화막; 그리고상기 질화막의 상측과 하측 중 적어도 일측에 플라즈마 질화 처리하여 형성되는 베리어막을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 질화막의 상부에서 상기 질화막과 상기 베리어막 사이에 형성되는 산화막을 더 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 질화막의 하부에 형성되는 산화막을 더 포함하되, 상기 베리어막이 상기 질화막과 상기 산화막 사이에 형성되는 것을 특징으로 하는 반도체 소자.
- 반도체기판 상에 형성되는 터널링 절연막;상기 터널링 절연막 상부에 형성되는 전하 베리어막;상기 전하 베리어막 상부에 형성되는 전하 저장 절연막;상기 전하 저장 절연막 상부에 형성되는 블로킹 절연막; 그리고상기 블로킹 절연막의 상부에 형성되는 전하 베리어막으로 구성되는 것을 특징으로 하는 반도체 소자.[상기 반도체 소자는 SONOS 구조의 메모리 소자이다.]
- 제 4 항에 있어서, 상기 터널링 절연막은 상기 반도체기판 상에 습식 산화를 이용하여 형성되는 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서, 상기 블로킹 절연막은 상기 전하 저장 절연막 상에 고온 산화를 이용하여 형성되는 고온 산화막인 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서, 상기 전하 베리어막들은 플라즈마 질화 처리하여 형성되는 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서, 상기 터널링 절연막, 상기 전하 저장 절연막 및 상기 블로킹 절연막은 각각 20Å, 60Å 및 80Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자.
- SONOS 구조의 메모리 소자를 제조하기 위한 반도체 소자 제조 방법에 있어서,산화막 증착을 이용하여 절연막을 형성하는 단계와;상기 절연막 상에 플라즈마 질화를 처리하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 9 항에 있어서, 상기 절연막은 습식 산화를 이용하여 반도체기판 상에 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 9 항에 있어서, 상기 절연막은 질화를 이용하여 절연막을 형성한 후에 고온 산화를 이용하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 9 내지 11 항 중 어느 하나의 항에 있어서, 상기 절연막들의 두께를 서로 다르게 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 반도체기판 상에 제1산화막을 형성하는 단계;상기 제1산화막 상에 플라즈마 질화 처리를 행하여 전하 방지막을 형성하는 단계;상기 전하 방지막 상에 질화막을 형성하는 단계;상기 질화막 상에 제2산화막을 형성하는 단계; 그리고상기 제2산화막 상에 플라즈마 질화 처리를 행하여 전하 방지막을 더 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 13 항에 있어서, 상기 제1산화막은 습식 산화를 이용하여 상기 반도체기판 상에 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 13 항에 있어서, 상기 제2산화막은 고온 산화를 이용하여 상기 질화막 상에 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 13 항에 있어서, 상기 플라즈마 질화 처리를 위한 전력과 압력과 질소가스 유량과 시간은 각각 약 800와트, 10mtorr, 500sccm, 75초인 것을 특징으로 하는 반도체 소자 제조 방법.
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