KR20080101162A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조에 있어서, 특히 소노스(Silicon-Oxide-Nitride-Oxide-Silicon) 소자의 제조를 위한 반도체 소자 제조 방법에 관한 것으로, 데이터 유지특성(Retention) 개선 및 플라즈마 손상의 개선을 위해 플래쉬 메모리 셀의 형성 이후 DPN(Decoupled Plasma Nitridation) 공정 시에 질소를 주입하여 소노스(SONOS) 소자를 제공하는 방법에 관한 것이다.
SONOS, 플래쉬 메모리 셀, DPN(Decoupled Plasma Nitridation), 담금질, 산화막-질화막-산화막(ONO)

Description

반도체 소자 제조 방법{method for fabricating semi-conductor device}
도 1은 일반적인 SONOS 구조의 플래쉬 메모리의 구조를 나타낸 수직단면도.
도 2는 본 발명에 따른 SONOS 구조의 플래쉬 메모리를 제작하기 위한 가스 주입 형상을 나타낸 도면.
도 3은 본 발명에 따른 SONOS 구조의 플래쉬 메모리에서 폴리실리콘막과 질소가스의 결합상을 나타낸 도면.
*도면의 주요부분에 대한 부호의 설명*
10 : 반도체 기판 20/30 : 소오스/드레인 접합
40 : ONO막 50 : 게이트 전극
본 발명은 반도체 소자 제조에 관한 것으로, 특히 소노스(Silicon-Oxide-Nitride-Oxide-Silicon) 소자의 제조를 위한 반도체 소자 제조 방법에 관한 것이다.
일반적으로 반도체 메모리는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic RAM), SRAM(Static RAM) 등 주로 RAM이 차지하고 있으며, 전원 인가시에 데이터의 입력이나 보존이 가능하나 전원이 제거될 시에는 데이터가 휘발되어 보존이 불가능한 특징을 갖는다. ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이터가 보존되는 특성을 갖는다.
현재 공정기술 측면에서 비휘발성 메모리는 플로팅 게이트(floating gate) 계열과 두 종류 이상의 유전막이 2중 혹은 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리는 포텐셜 웰(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래쉬 EEPROM(Electronically Erasable Programmable ROM)으로 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적이다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(Trap)을 이용하여 기억 기능을 수행한다.
현재 플래쉬 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor) 구조가 대표적인 예이다.
일반적으로 SONOS 구조의 비휘발성 메모리 셀은 반도체 기판의 활성 영역의 상부에 순차적으로 적층된 절연막들로 이루어진 ONO막과, ONO막의 상부에 게이트 전극으로 형성된다. 절연막인 ONO막이 SONOS 구조에서는 전하를 저장하는 역할을 한다.
상기와 같은 SONOS 구조의 비휘발성 메모리 셀의 형성 이후에 측벽 담금질(Sidewall anneal) 공정 시에 플라즈마를 이용하는 DPN(Decoupled Plasma Nitridation) 공정을 통해 질화시켰다. 즉, DPN 장비에 N2(질소가스)를 주입시켜 N2 분위기에서 열처리하였다. 그리하여 플라즈마 손상을 개선시켰다. 여기서, 상기 N2(질소가스)는 메모리 셀과 반응하지 않는다.
그런데, 상기 측벽 담금질(Sidewall anneal) 공정 시 N2 분위기에서 열처리만 하여서는 가장 치명적인 데이터 유지특성 저하(Retention Fail)의 개선에는 크게 효과를 볼 수 없었다.
본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, 데이터 유지특성(Retention) 및 플라즈마 손상을 개선한 소노스(SONOS) 소자의 제조 방법을 제공하는 데 있다.
본 발명의 또다른 목적은, 플래쉬 메모리 셀의 형성 이후 담금질(Anneal) 시에 질소를 주입하여 소노스(SONOS) 소자를 제조하는 방법을 제공하는 데 있다.
본 발명의 또다른 목적은, 플래쉬 메모리 셀의 형성 이후 DPN(Decoupled Plasma Nitridation) 공정 시에 질소를 주입하여 소노스(SONOS) 소자를 제공하는 방법을 제공하는 데 있다.
상기한 목적들을 달성하기 위한 본 발명의 특징은, 적층절연막과 실리콘막으로 구성된 메모리 셀을 형성하는 단계와, 상기 적층절연막과 상기 실리콘막의 결합을 위해, 상기 메모리 셀의 표면에 질소가스(N2)를 주입시키는 단계와, 상기 가스 주입 후에 상기 메모리 셀을 담금질하는 단계로 이루어지는 것이다.
바람직하게, 상기 메모리 셀은 산화막-질화막-산화막(ONO)으로 형성되는 상기 적층절연막과, 상기 적층절연막의 상부에 폴리(Poly)로 형성되는 상기 실리콘막을 갖는 소노스(SONOS) 구조의 플래쉬 메모리 셀이다.
바람직하게, 상기 가스 주입을 위해 DPN(Decoupled Plasma Nitridation) 장비를 이용한다.
바람직하게, 상기 적층절연막을 형성하기 위한 플라즈마 질화를 위해 DPN(Decoupled Plasma Nitridation) 장비를 이용하되, 상기 DPN 장비의 이온주입 에너지와 이온 개수와 압력과 온도와 공정시간은 각각 약 40와트, 약 2.5 내지 3.5e15 범위, 10 내지 15mtorr 범위, 상온, 75 내지 125초 범위이다.
바람직하게, 상기 담금질은 상기 가스 주입 후에 1000 내지 1050℃로 10 내지 30초 동안 실시한다.
바람직하게, 상기 담금질은 급속열처리공정(RTP: Rapid Thermal Processing) 기술을 이용한다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 1은 일반적인 SONOS 구조의 플래쉬 메모리의 구조를 나타낸 수직단면도이며, 도 2는 본 발명에 따른 SONOS 구조의 플래쉬 메모리를 제작하기 위한 가스 주입 형상을 나타낸 도면이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 SONOS 구조의 플래쉬 메모리는 반도체 기판(10)의 활성영역 상부에 적층된 절연막(dielectric layer)인 ONO막(40)이 형성되며, ONO막(40)의 상부에 게이트전극(50)이 형성된다. 게이트전극(50)의 양쪽 비활성영역의 기판 내에 소스/드레인 접합(20,30)이 형성된다.
한편 본 발명에 따른 SONOS 구조의 플래쉬 메모리는 다음과 같이 제조된다.
우선 반도체 기판(10)으로써 실리콘 기판에 트렌치 등의 소자 분리(trench isolation) 공정을 실시하여, 소자의 활성영역과 비활성 영역을 구분한다.
그리고 반도체 기판(10)의 활성영역 상부에 ONO 막(40)을 순차적으로 적층한다. 그 다음 게이트 전극(50)을 형성하기 위한 도전막으로써 폴리실리콘(poly-silicon)을 증착한다.
게이트 마스크를 이용한 건식 식각이나 습식 식각 공정을 진행하여 폴리실리콘을 식각함으로써, 게이트 전극(50)을 형성한다.
그 후에 적층된 ONO막(40)도 패터닝하고, 이온 주입 공정을 진행하여 SONOS 구조 플래쉬 메모리를 제조한다.
상기한 과정으로써, 적층절연막인 ONO막(40)이 형성되고, 그 ONO막(40)의 상부에 게이트 전극(50)을 위해 폴리로 형성되는 실리콘막을 갖는 메모리 셀이 형성된다.
한편, 본 발명에서는 상기 메모리 셀의 형성 이후에 질소가스(N2)를 주입시킨다. 도 3은 본 발명에 따른 SONOS 구조의 플래쉬 메모리에 질소가스(N2)를 주입할 때, 폴리실리콘막과 질소가스(N2)의 결합상을 나타낸 도면이다.
상세하게, 본 발명에서는 상기 질소가스(N2)의 주입을 위해 DPN(Decoupled Plasma Nitridation) 장비를 이용한다. 여기서, 상기 DPN 장비는 ONO막(40)을 형성하기 위한 플라즈마 질화를 위한 것이다.
특히, 상기 DPN 장비의 이온주입 에너지는 약 40와트(W)이고, 이온 개수는 약 2.5×1015 내지 3.5×1015 범위이고, 압력은 10 내지 15mtorr 범위이고, 온도는 상온, 공정시간은 75 내지 125초 범위이다.
상기 질소가스(N2)의 주입 후에 전체 메모리 셀에 대한 담금질(anneal)을 실시한다. 여기서, 상기 담금질은 가스 주입 후에 1000 내지 1050℃로 10 내지 30초 동안 실시하는 것이 바람직하다.
그리고, 상기 담금질은 급속열처리공정(RTP: Rapid Thermal Processing) 기술을 이용한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
이상에서와 같이 본 발명에서는 플래쉬 셀을 형성한 후에 질소가스(N2)를 플레쉬 셀 표면에 주입하여, 질소가스(N2)와 플래쉬 셀이 결합하도록 해준다. 이러한 결합 이후에 플래쉬 셀을 담금질함으로써 플라즈마 손상을 개선시킬 수 있다.
또한 데이터 유지특성 저하(Retention Fail)의 개선에도 크게 효과를 볼 수 있다.

Claims (6)

  1. 적층절연막과 실리콘막으로 구성된 메모리 셀을 형성하는 단계;
    상기 적층절연막과 상기 실리콘막의 결합을 위해, 상기 메모리 셀의 표면에 질소가스(N2)를 주입시키는 단계;
    상기 가스 주입 후에 상기 메모리 셀을 담금질하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서, 상기 메모리 셀은 산화막-질화막-산화막(ONO)으로 형성되는 상기 적층절연막과, 상기 적층절연막의 상부에 폴리(Poly)로 형성되는 상기 실리콘막을 갖는 소노스(SONOS) 구조의 플래쉬 메모리 셀인 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서, 상기 가스 주입을 위해 DPN(Decoupled Plasma Nitridation) 장비를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서, 상기 적층절연막을 형성하기 위한 플라즈마 질화를 위해 DPN(Decoupled Plasma Nitridation) 장비를 이용하되, 상기 DPN 장비의 이온주입 에너지와 이온 개수와 압력과 온도와 공정시간은 각각 약 40와트, 약 2.5×1015 내 지 3.5×1015 범위, 10 내지 15mtorr 범위, 상온, 75 내지 125초 범위인 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서, 상기 담금질은 상기 가스 주입 후에 1000 내지 1050℃로 10 내지 30초 동안 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 1 항에 있어서, 상기 담금질은 급속열처리공정(RTP: Rapid Thermal Processing) 기술을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
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