CN115101529A - 一种半导体结构及其制备方法 - Google Patents
一种半导体结构及其制备方法 Download PDFInfo
- Publication number
- CN115101529A CN115101529A CN202210614751.7A CN202210614751A CN115101529A CN 115101529 A CN115101529 A CN 115101529A CN 202210614751 A CN202210614751 A CN 202210614751A CN 115101529 A CN115101529 A CN 115101529A
- Authority
- CN
- China
- Prior art keywords
- oxide layer
- layer
- substrate
- area
- peripheral logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000002360 preparation method Methods 0.000 title abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 238000003860 storage Methods 0.000 claims abstract description 53
- 230000002093 peripheral effect Effects 0.000 claims abstract description 52
- 150000004767 nitrides Chemical class 0.000 claims abstract description 45
- 230000005641 tunneling Effects 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 59
- 230000008569 process Effects 0.000 claims description 39
- 230000004888 barrier function Effects 0.000 claims description 22
- 230000003647 oxidation Effects 0.000 claims description 15
- 238000007254 oxidation reaction Methods 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 238000011065 in-situ storage Methods 0.000 claims description 7
- 230000000903 blocking effect Effects 0.000 abstract description 21
- 230000005684 electric field Effects 0.000 abstract description 8
- 230000009467 reduction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Non-Volatile Memory (AREA)
Abstract
本发明提供了一种半导体结构及其制备方法，包括：衬底，所述衬底具有存储区、选择区及外围逻辑区，所述存储区位于所述选择区及所述外围逻辑区之间；遂穿氧化层，位于所述存储区的衬底上；氮化层，位于所述遂穿氧化层上；阻挡氧化层，包括第一部分及第二部分，所述第一部分位于所述选择区及所述外围逻辑区的所述衬底上，所述第二部分位于所述氮化层上，本发明中所述第一部分的厚度大于所述第二部分的厚度，满足器件对选择区及外围逻辑区上的阻挡氧化层厚度要求的同时，保证所述存储区上的所述阻挡氧化层具有较薄的厚度，以避免所述存储区上纵向电场强度的降低，进而保证半导体器件的可靠性。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
SONOS(Silicon-Oxide-Nitride-Oxide-Silicon，硅衬底-遂穿氧化层-氮化层-阻挡氧化层-多晶硅)存储器是一种电荷陷阱型存储器，具有单元尺寸小、操作电压低且与COMS工艺兼容等优点，SONOS存储器问世后不断推动存储器向微型化、大容量、低成本的方向发展。但现有的SONOS存储器存在纵向电场较弱的问题，严重影响存储器的可靠性。
发明内容
本发明的目的在于提供一种半导体结构及其制备方法，以解决现有SONOS存储器中纵向电场强度较弱引起的可靠性问题。
为了达到上述目的，本发明提供了一种半导体结构，包括：
衬底，所述衬底具有存储区、选择区及外围逻辑区，所述存储区位于所述选择区及所述外围逻辑区之间；
遂穿氧化层，位于所述存储区的衬底上；
氮化层，位于所述遂穿氧化层上；
阻挡氧化层，包括第一部分及第二部分，所述第一部分位于所述选择区及所述外围逻辑区的所述衬底上，所述第二部分位于所述氮化层上，所述第一部分的厚度大于所述第二部分的厚度。
可选的，所述第一部分包括第一氧化层及第二氧化层，所述第二氧化层位于所述第一氧化层上，所述第二部分包括第三氧化层，所述第二氧化层与所述第三氧化层为同一个膜层的不同部分。
可选的，所述第一部分包括第一氧化层及第二氧化层，所述第二氧化层位于所述第一氧化层上，所述第二部分包括第三氧化层及第四氧化层，所述第四氧化层位于所述第三氧化层上；
其中，所述第一氧化层与所述第三氧化层为同一个膜层的不同部分，所述第二氧化层与所述第四氧化层为同一个膜层的不同部分，且所述第四氧化层的厚度小于所述第二氧化层的厚度。
可选的，所述第一部分的厚度为
和/或，所述第二部分的厚度为
可选的，还包括：依次堆叠在所述阻挡氧化层上的高介电常数介质层及金属层。
基于同一发明构思，本发明还提供一种半导体结构的制备方法，包括：
提供衬底，所述衬底具有存储区、选择区及外围逻辑区，所述存储区位于所述选择区及所述外围逻辑区之间；
在所述存储区的所述衬底上依次形成遂穿氧化层及氮化层，所述氮化层覆盖所述遂穿氧化层；
在所述衬底上形成阻挡氧化层，所述阻挡氧化层包括第一部分及第二部分，所述第一部分位于所述选择区及所述外围逻辑区的所述衬底上，所述第二部分位于所述氮化层上，所述第一部分的厚度大于所述第二部分的厚度。
可选的，形成所述阻挡氧化层的步骤包括：
在所述衬底上形成第一氧化层，所述第一氧化层覆盖所述选择区及所述外围逻辑区的所述衬底；
同步形成第二氧化层及第三氧化层，所述第二氧化层覆盖所述第一氧化层，所述第三氧化层覆盖所述氮化层，所述第一氧化层及所述第二氧化层构成所述第一部分，所述第三氧化层构成所述第二部分。
可选的，形成所述第一氧化层的工艺包括热氧工艺。
可选的，形成所述第二氧化层及所述第三氧化层的工艺包括原位生长工艺或低压自由基氧化工艺。
可选的，形成所述阻挡氧化层的步骤包括：
在所述衬底上同步形成第一氧化层及第三氧化层，所述第一氧化层覆盖所述选择区及所述外围逻辑区的所述衬底，所述第三氧化层覆盖所述氮化层；
同步形成第二氧化层及第四氧化层，所述第二氧化层覆盖所述第一氧化层，所述第四氧化层覆盖所述第三氧化层，且所述第四氧化层的厚度小于所述第二氧化层的厚度，所述第一氧化层及所述第二氧化层构成所述第一部分，所述第三氧化层及所述第四氧化层构成所述第二部分。
可选的，形成所述第一氧化层及所述第三氧化层的工艺包括原位生长工艺或低压自由基氧化工艺。
可选的，形成所述第二氧化层及所述第四氧化层的工艺包括热氧工艺。
综上，本发明实施例提供了一种半导体结构及其制备方法，包括：衬底，所述衬底具有存储区、选择区及外围逻辑区，所述存储区位于所述选择区及所述外围逻辑区之间；遂穿氧化层，位于所述存储区的衬底上；氮化层，位于所述遂穿氧化层上；阻挡氧化层，包括第一部分及第二部分，所述第一部分位于所述选择区及所述外围逻辑区的所述衬底上，所述第二部分位于所述氮化层上，本发明中所述第一部分的厚度大于所述第二部分的厚度，满足器件对选择区及外围逻辑区上的阻挡氧化层厚度要求的同时，减小所述存储区上的所述阻挡氧化层的厚度，以避免所述存储区上纵向电场强度的降低，进而保证半导体器件的可靠性。
此外，在本发明所述的半导体结构的制备方法中，未添加新的光罩，也未添加其它材料的膜层，通过调整生长工艺控制所述阻挡氧化层的生长位置，以形成厚度不同的所述阻挡氧化层，节约成本，工艺简单，可以实现量产。
附图说明
图1为本发明实施例提供半导体结构的制备方法的流程图；
图2～5为本发明实施例一提供的半导体结构的制备方法的相应步骤对应的结构示意图，其中，图5为本发明实施例一提供的半导体结构的结构示意图；
图6～7为本发明实施例二提供的半导体结构的制备方法的相应步骤对应的结构示意图，其中，图7为本发明实施例二提供的半导体结构的结构示意图；
其中，附图标记为：
A-存储区；B-选择区；C-外围逻辑区；
100-衬底；101-浅槽隔离结构；102-遂穿氧化层；103-氮化层；104-第一氧化层；105-第二氧化层；106-第三氧化层；107-第四氧化层；108-高介电常数介质层；109-金属层。
具体实施方式
SONOS存储器的衬底具有存储区、选择区及外围逻辑区，所述存储区在所述选择区及所述外围逻辑区之间，且所述存储区、所述选择区及所述外围逻辑区的所述衬底上均形成有栅极结构，为了使存储器获得更好的阈值电压，通常会引入高介电常数金属栅极(HKMG)技术制备所述栅极结构。具体的，所述存储区上的栅极结构包括依次堆叠在所述衬底上的ONO层、高介电常数介质层及金属层，所述选择区及所述外围逻辑区上的栅极结构包括依次堆叠在所述衬底上的阻挡氧化层、高介电常数介质层及金属层，其中，所述阻挡氧化层与所述ONO层中氮化层上方的氧化层同步形成。
由于所述栅极结构中引入了如二氧化铪等介电常数较高的所述高介电常数层，这就要求所述选择区及所述外围逻辑区上的所述栅极结构提供较厚的所述阻挡氧化层，以满足所述高介电常数介质层对于ETO(Effective oxide thickness，等效氧化层厚度)的需求。但由于所述阻挡氧化层与所述ONO层中氮化层上方的氧化层同步形成，增加所述阻挡氧化层厚度的同时也会增加所述氮化层上方的氧化层的厚度，导致所述氮化层内的电子难以穿过所述氧化层，进而引起所述SONOS存储器纵向电场强度的降低，影响存储器的可靠性。
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些文本未描述的其它步骤可被添加到该方法。
实施例一
图5为本实施例提供的半导体结构的结构示意图，如图5所示，所述半导体结构包括：衬底100、遂穿氧化层102、氮化层103及阻挡氧化层。
具体的，所述衬底100具有存储区A、选择区B及外围逻辑区C，所述存储区A位于所述外围逻辑区C与所述选择区B之间，所述外围逻辑区C及所述存储区A之间的所述衬底100内具有浅槽隔离结构101；所述遂穿氧化层102位于所述存储区A的所述衬底100上，所述氮化层103位于所述遂穿氧化层102上。所述阻挡氧化层包括第一部分及第二部分，所述第一部分位于所述选择区B及所述外围逻辑区C的所述衬底100上，所述第二部分位于所述存储区A的所述衬底100上，且所述第一部分的厚度大于所述第二部分的厚度。
其中，所述第一部分包括第一氧化层104及第二氧化层105，所述第一氧化层104覆盖所述外围逻辑区C与所述选择区B的所述衬底100，所述第二氧化层105位于所述第一氧化层104上，所述第二部分包括第三氧化层106，所述第二氧化层105与所述第三氧化层106为同一个膜层的不同部分，因此所述第二氧化化层105与所述第三氧化层106厚度相同。所述遂穿氧化层102、所述氮化层103及所述第三氧化层106构成ONO层。
所述第一氧化层104的厚度为
所述第二氧化层105及所述第三氧化层106的厚度为
所述第一部分的厚度为
所述第二部分的厚度为
此外，所述半导体结构还包括依次堆叠在所述阻挡氧化层上的高介电常数介质层108及金属层109。
在本实施例中，所述半导体结构是采用HKMG制备技术制备SONOS存储器时形成的结构，所述高介电常数介质层108一般为介电常数较高的二氧化铪等材料，为了满足所述高介电常数介质层108对等效氧化层厚度(ETO)的要求，本实施例在所述选择区B及所述外围逻辑区C的所述衬底100上分别形成所述第一氧化层104及所述第二氧化层105，以增加所述第一部分的厚度。由于所述存储区A相比所述选择区B及所述外围逻辑区C还覆盖有所述遂穿氧化层102及所述氮化层103，只需保证所述ONO层的厚度满足所述高介电常数介质层108对ETO要求，因此只在所述氮化层103上形成所述第三氧化层106即可，满足所述高介电常数介质层108对ETO要求的同时还可以减薄所述氮化层103上的所述阻挡氧化层的厚度，进而避免所述存储区A纵向电场强度的降低，保证SONOS存储器的可靠性。
基于此，本实施例还提供了一种半导体结构的制备方法，图1为所述半导体结构的流程图。如图1所示，所述半导体结构的制备方法包括：
步骤S1：提供衬底，所述衬底具有存储区、选择区及外围逻辑区，所述存储区位于所述选择区及所述外围逻辑区之间；
步骤S2：在所述存储区的所述衬底上依次形成遂穿氧化层及氮化层，所述氮化层覆盖所述遂穿氧化层；
步骤S3：在所述衬底上形成阻挡氧化层，所述阻挡氧化层包括第一部分及第二部分，所述第一部分位于所述选择区及所述外围逻辑区的所述衬底上，所述第二部分位于所述氮化层上，所述第一部分的厚度大于所述第二部分的厚度。
图2～5为本实施例提供的半导体结构的制备方法的相应步骤的结构示意图。接下来，将结合图2至图5对所述半导体结构的制备方法进行详细说明。
如图2所示，提供衬底100，所述衬底100具有存储区A、选择区B及外围逻辑区C，所述存储区A位于所述选择区B及所述外围逻辑区C之间，所述存储区A与所述外围逻辑区C之间的所述衬底100内具有浅槽隔离结构101。
其中，在本实施例中所述存储区A的所述衬底100的上表面可以低于所述选择区B及所述外围逻辑区C的所述衬底100的上表面，以减少后续膜层之间的高度差。
进一步地，在所述存储区A的所述衬底100上依次形成遂穿氧化层102及氮化层103，所述氮化层103覆盖所述遂穿氧化层102。
如图3所示，在所述衬底100上形成第一氧化层104，所述第一氧化层104覆盖所述选择区B及所述外围逻辑区C的所述衬底100，所述第一氧化层104的厚度为
在本实施例中，采用热氧工艺(RTO)形成所述第一氧化层104，所述热氧工艺通过提供高温与氧气等条件，使所述衬底100表面的硅氧化形成氧化硅。由于此时所述存储区A、所述选择区B和所述外围逻辑区C表面露出的膜层的材料不同，所述存储区A上的所述氮化硅层不会在热氧工艺中生成氧化硅，而所述选择区B和所述外围逻辑区C的所述衬底100则会在热氧工艺的作用下在表面生成所述第一氧化层104，进而实现在仅所述选择区B和所述外围逻辑区C上形成所述第一氧化层104，不需要进行光刻或研磨等工艺，节省工艺步骤。
如图4所示，在所述衬底100上同步形成第二氧化层105及第三氧化层106，所述第二氧化层105覆盖所述第一氧化层104，所述第三氧化层106覆盖所述氮化层103，所述第一氧化层104及所述第二氧化层105构成第一部分，所述第三氧化层106构成第二部分，所述第一部分及所述第二部分构成阻挡氧化层，且所述第一部分的厚度大于所述第二部分的厚度；所述存储区A上的所述遂穿氧化层102、所述氮化层103及所述第三氧化层106构成ONO层。
其中，所述第二氧化层105及所述三氧化层106的厚度为
同步形成所述第二氧化层105及所述第三氧化层106的工艺包原位生长(In-Situ Steam Generated)工艺或低压自由基氧化(low-pressure radical oxidation，LPRO)工艺。
由于在所述SONOS存储器中，所述ONO层中的所述氮化层103用于存储电子，对所述SONOS存储器施加电压，所述氮化层103中的电子会穿过所述遂穿氧化层102或所述第三氧化层106以达到读取或写入的目的，若所述第三氧化层106较厚则会引起所述SONOS存储器纵向电场强度的减弱；因此本实施例中通过调整所述阻挡氧化层的生长工艺，在所述存储区A上形成较薄的所述阻挡氧化层，以避免所述SONOS存储器纵向电场强度的减弱，进而保证器件的可靠性。
如图5所示，在所述阻挡氧化层上依次形成高介电常数介质层108及金属层109，所述高介电常数介质层108覆盖所述阻挡氧化层，所述金属层109覆盖所述高介电常数介质层108。所述高介电常数介质层108的材料为二氧化铪等介电常数较高的绝缘材料。
然后刻蚀所述金属层109、所述高介电常数介质层108、所述阻挡氧化层、所述氮化层103及所述遂穿氧化层102，分别在所述存储区A、所述选择区B及所述外围逻辑区C上形成栅极结构，采用所述高介电常数介质层108与所述金属层109(HKMG)作为栅极结构，提升所述SONOS存储器的性能。在本实施例中，所述存储区A上的所述ONO层的厚度与所述选择区B及所述外围逻辑区C上的所述第一部分的厚度均所述高介电常数材料层对等效氧化层厚度(ETO)的要求。
需要说明的是，由于工艺限制，所述氮化层103的表面平坦度较差，且所述阻挡氧化层的厚度较薄，若通过刻蚀或研磨等工艺减薄所述氮化层103上的所述阻挡氧化层，在刻蚀或研磨的过程中可能会损伤所述阻挡氧化层下的所述氮化层103，对所述SONOS存储器的器件性能产生影响。而本实施例提供的方法可以在保证所述氮化层103不受损伤的前提下，减薄所述氮化层103上的所述阻挡氧化层的厚度，提高所述SONOS存储器的可靠性。
实施例二
图7为本发明实施例二提供的半导体结构的结构示意图。如图7所示，与实施例一的区别在于，本实施例中，所述第一部分包括第一氧化层104及第二氧化层105，所述第二氧化层105位于所述第一氧化层104上，所述阻挡氧化层的第二部分包括第三氧化层106及第四氧化层107，所述第四氧化层107位于所述第三氧化层106上；其中，所述第一氧化层104与所述第三氧化层106为同一个膜层的不同部分，所述第二氧化层105与所述第四氧化层107为同一个膜层的不同部分，且所述第四氧化层107的厚度小于所述第二氧化层105的厚度。
其中，所述第二氧化层105的厚度为
所述第一氧化层104及所述第三氧化层106的厚度为
图6～图7为本发明实施例二提供的半导体结构的制备方法的相应步骤对应的结构示意图。参阅图6～图7，通过原位生长工艺或低压自由基氧化工艺在所述衬底100上同步形成所述第一氧化层104及所述第三氧化层106，所述第一氧化层104覆盖所述选择区B和所述外围逻辑区C的所述衬底100，所述第三氧化层106覆盖所述氮化层103；然后通过热氧工艺同步形成所述第二氧化层105及所述第四氧化层107，所述第二氧化层105覆盖所述第一氧化层104，所述第四氧化层107覆盖所述第三氧化层106。
需要说明的是，进行热氧工艺的过程中，由于所述第一氧化层104与所述第三氧化层106的下表面的膜层材料不同，相应的所述第二氧化层105与所述第四氧化层107的生长速率也不同，所述存储区A上的所述第四氧化层107的生长速率远小于所述选择区B及所述外围逻辑区C上所述第二氧化层105的生长速率，且由于所述第二氧化层105的厚度较小，所需要的生长时间较短，在较短时间内所述存储区A上生长的所述第四氧化层107的厚度基本可以忽略不计。
综上，本发明实施例提供了一种半导体结构及其制备方法，包括：衬底100，所述衬底100具有存储区A、选择区B及外围逻辑区C，所述存储区A位于所述选择区B及所述外围逻辑区C之间；遂穿氧化层102，位于所述存储区A的衬底100上；氮化层103，位于所述遂穿氧化层102上；阻挡氧化层，包括第一部分及第二部分，所述第一部分位于所述选择区B及所述外围逻辑区C的所述衬底100上，所述第二部分位于所述氮化层103上，本发明中所述第一部分的厚度大于所述第二部分的厚度，满足器件对选择区B及外围逻辑区C上的阻挡氧化层厚度要求的同时，保证所述存储区A上的所述阻挡氧化层具有较薄的厚度，以避免所述存储区A上纵向电场强度的降低，进而保证半导体器件的可靠性。
此外，在本发明所述的半导体结构的制备方法中，未添加新的光罩，也未添加其它材料的膜层，通过调整生长工艺控制所述阻挡氧化层的生长位置，以形成厚度不同的所述阻挡氧化层，节约成本，工艺简单，可以实现量产。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (12)
1.一种半导体结构，其特征在于，包括：
衬底，所述衬底具有存储区、选择区及外围逻辑区，所述存储区位于所述选择区及所述外围逻辑区之间；
遂穿氧化层，位于所述存储区的衬底上；
氮化层，位于所述遂穿氧化层上；
阻挡氧化层，包括第一部分及第二部分，所述第一部分位于所述选择区及所述外围逻辑区的所述衬底上，所述第二部分位于所述氮化层上，所述第一部分的厚度大于所述第二部分的厚度。
2.如权利要求1所述的半导体结构，其特征在于，所述第一部分包括第一氧化层及第二氧化层，所述第二氧化层位于所述第一氧化层上，所述第二部分包括第三氧化层，所述第二氧化层与所述第三氧化层为同一个膜层的不同部分。
3.如权利要求1所述的半导体结构，其特征在于，所述第一部分包括第一氧化层及第二氧化层，所述第二氧化层位于所述第一氧化层上，所述第二部分包括第三氧化层及第四氧化层，所述第四氧化层位于所述第三氧化层上；
其中，所述第一氧化层与所述第三氧化层为同一个膜层的不同部分，所述第二氧化层与所述第四氧化层为同一个膜层的不同部分，且所述第四氧化层的厚度小于所述第二氧化层的厚度。
4.如权利要求1所述的半导体结构，其特征在于，所述第一部分的厚度为
和/或，所述第二部分的厚度为
5.如权利要求1所述的半导体结构，其特征在于，还包括：依次堆叠在所述阻挡氧化层上的高介电常数介质层及金属层。
6.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，所述衬底具有存储区、选择区及外围逻辑区，所述存储区位于所述选择区及所述外围逻辑区之间；
在所述存储区的所述衬底上依次形成遂穿氧化层及氮化层，所述氮化层覆盖所述遂穿氧化层；
在所述衬底上形成阻挡氧化层，所述阻挡氧化层包括第一部分及第二部分，所述第一部分位于所述选择区及所述外围逻辑区的所述衬底上，所述第二部分位于所述氮化层上，所述第一部分的厚度大于所述第二部分的厚度。
7.如权利要求6所述的半导体结构的制备方法，其特征在于，形成所述阻挡氧化层的步骤包括：
在所述衬底上形成第一氧化层，所述第一氧化层覆盖所述选择区及所述外围逻辑区的所述衬底；
同步形成第二氧化层及第三氧化层，所述第二氧化层覆盖所述第一氧化层，所述第三氧化层覆盖所述氮化层，所述第一氧化层及所述第二氧化层构成所述第一部分，所述第三氧化层构成所述第二部分。
8.如权利要求7所述的半导体结构的制备方法，其特征在于，形成所述第一氧化层的工艺包括热氧工艺。
9.如权利要求7所述的半导体结构的制备方法，其特征在于，形成所述第二氧化层及所述第三氧化层的工艺包括原位生长工艺或低压自由基氧化工艺。
10.如权利要求6所述的半导体结构的制备方法，其特征在于，形成所述阻挡氧化层的步骤包括：
在所述衬底上同步形成第一氧化层及第三氧化层，所述第一氧化层覆盖所述选择区及所述外围逻辑区的所述衬底，所述第三氧化层覆盖所述氮化层；
同步形成第二氧化层及第四氧化层，所述第二氧化层覆盖所述第一氧化层，所述第四氧化层覆盖所述第三氧化层，且所述第四氧化层的厚度小于所述第二氧化层的厚度，所述第一氧化层及所述第二氧化层构成所述第一部分，所述第三氧化层及所述第四氧化层构成所述第二部分。
11.如权利要求10所述的半导体结构的制备方法，其特征在于，形成所述第一氧化层及所述第三氧化层的工艺包括原位生长工艺或低压自由基氧化工艺。
12.如权利要求10所述的半导体结构的制备方法，其特征在于，形成所述第二氧化层及所述第四氧化层的工艺包括热氧工艺。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210614751.7A CN115101529A (zh) | 2022-05-30 | 2022-05-30 | 一种半导体结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210614751.7A CN115101529A (zh) | 2022-05-30 | 2022-05-30 | 一种半导体结构及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115101529A true CN115101529A (zh) | 2022-09-23 |
Family
ID=83288767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210614751.7A Pending CN115101529A (zh) | 2022-05-30 | 2022-05-30 | 一种半导体结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115101529A (zh) |
-
2022
- 2022-05-30 CN CN202210614751.7A patent/CN115101529A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI231600B (en) | Flash memory having local sonos structure using notched gate and manufacturing method thereof | |
| US8552488B2 (en) | Nonvolatile memory devices having gate structures doped by nitrogen | |
| KR100936627B1 (ko) | 플래시 메모리 소자 및 이의 제조 방법 | |
| US6787419B2 (en) | Method of forming an embedded memory including forming three silicon or polysilicon layers | |
| US7671406B2 (en) | Semiconductor device and method of fabricating the same | |
| US9614105B2 (en) | Charge-trap NOR with silicon-rich nitride as a charge trap layer | |
| US8026133B2 (en) | Method of fabricating a semiconductor device with a non-uniform gate insulating film | |
| US6764966B1 (en) | Spacers with a graded dielectric constant for semiconductor devices having a high-K dielectric | |
| US6797567B2 (en) | High-K tunneling dielectric for read only memory device and fabrication method thereof | |
| US6869842B2 (en) | Method for manufacturing non-volatile memory cell | |
| TWI555066B (zh) | 半導體元件的製作方法 | |
| KR100609942B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR20020093223A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| CN115101529A (zh) | 一种半导体结构及其制备方法 | |
| US11476269B2 (en) | Method for manufacturing 1.5T SONOS flash memory | |
| CN114203827A (zh) | 半导体结构及其形成方法 | |
| US20100093142A1 (en) | Method of fabricating device | |
| US20110018049A1 (en) | Charge trapping device and method for manufacturing the same | |
| US12096635B2 (en) | SONOS memory cell structure and fabricating method of the same | |
| KR20020079380A (ko) | 불휘발성 반도체기억장치 및 그 제조방법 | |
| US11031509B1 (en) | Memory device and manufacturing method thereof | |
| US8043908B2 (en) | Method of fabricating memory | |
| US8486781B2 (en) | Method of manufacturing flash memory device | |
| KR100546693B1 (ko) | 플래시 메모리 장치 및 그 제조방법 | |
| US20020168818A1 (en) | Method to manufacture a split gate P+ EEPROM memory cell |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |