CN114203827A - 半导体结构及其形成方法 - Google Patents
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Abstract
半导体结构及其形成方法，其中一种半导体结构，包括：衬底；位于所述衬底上的选择栅结构；位于所述选择栅结构上的辅助栅结构；位于所述选择栅结构和所述辅助栅结构两侧的衬底上的侧墙栅结构，所述侧墙栅结构包括控制栅结构和浮栅结构，所述浮栅结构位于所述控制栅结构的侧壁与所述选择栅结构和所述辅助栅结构的侧壁之间以及位于所述控制栅结构与所述衬底之间。通过减薄所述选择栅结构中的栅介质层的厚度，能够延缓短沟道效应并增加所述选择栅结构的控制能力。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
浮栅型分栅闪存器件被广泛用于各种嵌入式电子产品如金融IC卡、汽车电子等应用。提高存储集成密度有利于节省芯片面积、降低制造成本。
现有技术中，浮栅型分栅闪存器件中通过在选择栅上施加操作电压进行擦除操作和读操作，擦除操作的操作电压大于读操作的操作电压。
然而在上述方法中，选择栅的栅介质层的厚度下限取决于擦除操作的操作电压。而选择栅的栅介质层的厚度越厚，选择栅的控制能力越低。
发明内容
本发明解决的技术问题是提供半导体结构及其形成方法，通过引入辅助栅结构，延缓其短沟道效应，提高选择栅结构的控制能力，增强控制栅结构的控制能力。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底；位于所述衬底上的选择栅结构；位于所述选择栅结构上的辅助栅结构；位于所述选择栅结构和所述辅助栅结构两侧的衬底上的侧墙栅结构，所述侧墙栅结构包括控制栅结构和浮栅结构，所述浮栅结构位于所述控制栅结构的侧壁与所述选择栅结构和所述辅助栅结构的侧壁之间以及位于所述控制栅结构与所述衬底之间。
可选的，所述选择栅结构包括：位于所述衬底上的第一栅介质层；位于所述第一栅介质层上的选择栅层。
可选的，所述第一栅介质层的厚度范围为30埃至80埃。
可选的，所述第一栅介质层的材料包括氧化硅；所述选择栅层的材料包括多晶硅。
可选的，所述辅助栅结构包括：位于所述选择栅结构上的第二栅介质层；位于所述第二栅介质层上的辅助栅层。
可选的，所述第二栅介质层的结构包括：位于所述选择栅结构表面的第一氧化层、位于所述第一氧化层表面的第一氮化层以及位于所述第一氮化层表面的第二氧化层。
可选的，所述辅助栅层的材料包括多晶硅。
可选的，各所述浮栅结构包括第三侧墙和浮栅层，所述第三侧墙位于所述浮栅层的侧壁与所述选择栅结构和所述辅助栅结构的侧壁之间，所述浮栅层位于所述第三侧墙的侧壁与所述控制栅结构的侧壁之间。
可选的，所述第三侧墙的材料包括氧化硅；所述浮栅层的材料包括多晶硅。
可选的，各所述控制栅结构包括第四侧墙和控制栅层，所述第四侧墙位于所述浮栅结构的侧壁与所述控制栅层的侧壁之间，所述控制栅层位于所述第四侧墙的侧壁表面。
可选的，所述第四侧墙的结构包括：位于浮栅结构的侧壁表面的第三氧化层、位于所述第三氧化层表面的第二氮化层以及位于所述第二氮化层表面的第四氧化层。
可选的，所述控制栅层的材料为多晶硅。
可选的，还包括：位于各所述控制栅结构侧壁表面的第五侧墙，所述第五侧墙的结构包括：位于所述控制栅结构侧壁表面的第五氧化层；位于所述第五氧化层侧壁表面的第三氮化层。
可选的，还包括：位于所述选择栅结构、所述侧墙栅结构和所述第五侧墙两侧衬底内源漏区。
可选的，还包括：位于所述选择栅结构两侧所述衬底内的轻掺杂区，部分所述轻掺杂区位于所述侧墙栅结构底部。
相应的，本发明技术方案还提供一种半导体结构的形成方法，其特征在于，包括：提供衬底；在所述衬底上形成选择栅结构和位于选择栅结构上的辅助栅结构；在所述选择栅结构和所述辅助栅结构两侧的衬底上形成侧墙栅结构，所述侧墙栅结构包括控制栅结构和浮栅结构，所述浮栅结构位于所述控制栅结构的侧壁与所述选择栅结构和所述辅助栅结构的侧壁之间以及位于所述控制栅结构与所述衬底之间。
可选的，所述选择栅结构包括：位于所述衬底上的第一栅介质层，所述第一栅介质层的厚度范围为30埃至80埃；位于所述第一栅介质层上的选择栅层。
可选的，所述辅助栅结构包括：位于所述选择栅结构上的第二栅介质层；位于所述第二栅介质层上的辅助栅层。
可选的，所述第二栅介质层的结构包括：位于所述选择栅结构表面的第一氧化层、位于所述第一氧化层表面的第一氮化层以及位于所述第一氮化层表面的第二氧化层。
可选的，各所述浮栅结构包括第三侧墙和浮栅层，所述第三侧墙位于所述浮栅层的侧壁与所述选择栅结构和所述辅助栅结构的侧壁之间，所述浮栅层位于所述第三侧墙的侧壁与所述控制栅结构的侧壁之间。
可选的，各所述控制栅结构包括第四侧墙和控制栅层，所述第四侧墙位于所述浮栅结构的侧壁与所述控制栅层的侧壁之间，所述控制栅层位于所述第四侧墙的侧壁表面。
可选的，所述第四侧墙的结构包括：位于浮栅结构的侧壁表面的第三氧化层、位于所述第三氧化层表面的第二氮化层以及位于所述第二氮化层表面的第四氧化层。
可选的，还包括：在所述选择栅结构和所述辅助栅结构两侧的衬底上形成所述侧墙栅结构之后，在所述选择栅结构两侧的所述衬底内形成轻掺杂区，部分所述轻掺杂区位于所述侧墙栅结构底部。
可选的，在所述选择栅结构所述衬底内形成所述轻掺杂区之后，在所述侧墙栅结构侧壁表面形成第五侧墙；所述第五侧墙的结构包括：位于所述控制栅结构侧壁表面的第五氧化层；位于所述第五氧化层侧壁表面的第三氮化层。
可选的，在所述侧墙栅结构侧壁表面形成所述第五侧墙之后，在所述选择栅结构、所述侧墙栅结构和所述第五侧墙两侧衬底内形成源漏区。
可选的，所述侧墙栅结构形成的方法包括：在所述选择栅结构的侧壁表面和所述辅助栅结构的侧壁表面以及所述衬底上形成所述浮栅结构材料层；在所述浮栅结构材料层表面形成控制栅结构材料层；回刻蚀所述浮栅结构材料层以及所述控制栅结构材料层直至暴露出所述衬底表面为止，形成所述浮栅结构和所述控制栅结构。
可选的，所述选择栅结构和所述辅助栅结构的形成方法包括：在所述衬底表面形成选择栅结构材料层；在所述选择栅结构材料层上形成辅助栅结构材料层；在部分辅助栅结构材料层上形成图形化层；以所述图形化层为掩膜刻蚀所述辅助栅结构材料层，形成所述辅助栅结构；以所述图形化层和辅助栅结构为掩膜刻蚀所述选择栅结构材料层，形成所述选择栅结构。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的一种半导体结构中，位于衬底上的选择栅结构；位于所述选择栅结构上的辅助栅结构。通过在所述选择栅结构上引入的所述辅助栅结构代替所述选择栅结构进行擦除操作，所述选择栅结构只保留读操作功能。所述选择栅结构中的栅介质层的厚度下限取决于在所述选择栅结构上施加的最大操作电压。而所述选择栅结构中的栅介质层的厚度越厚，所述选择栅结构的控制能力越低。由于本发明技术方案只需要在所述选择栅结构上施加比擦除操作的操作电压更低的读操作的操作电压，进一步减薄所述选择栅结构中的栅介质层的厚度并不会导致沟道控制能力下降，因此所述选择栅结构中的栅介质层的厚度下限可以降低。通过减薄所述选择栅结构中的栅介质层的厚度，能够延缓短沟道效应并增加所述选择栅结构的控制能力。另外，在所述半导体结构中，位于所述选择栅结构和所述辅助栅结构两侧的衬底上的侧墙栅结构，所述侧墙栅结构包括控制栅结构和浮栅结构，所述浮栅结构位于所述控制栅结构的侧壁与所述选择栅结构和所述辅助栅结构的侧壁之间以及位于所述控制栅结构与所述衬底之间。由于在所述浮栅结构中引入了所述辅助栅结构，能够使所述浮栅结构呈L型，从而使所述控制栅结构和浮栅结构同时实现纵向耦合和横向耦合，增加了控制栅结构和浮栅结构的交叠面积，减小了选择栅结构至浮栅结构的耦合系数，增加了控制栅结构的控制能力。
相应的，本发明技术方案还提供的一种半导体结构的形成方法中，在衬底上形成选择栅结构和位于选择栅结构上的辅助栅结构。通过在所述选择栅结构上引入的所述辅助栅结构代替所述选择栅结构进行擦除操作，所述选择栅结构只保留读操作功能。所述选择栅结构中的栅介质层的厚度下限取决于在所述选择栅结构上施加的最大操作电压。而所述选择栅结构中的栅介质层的厚度越厚，所述选择栅结构的控制能力越低。由于本发明技术方案只需要在所述选择栅结构上施加比擦除操作的操作电压更低的读操作的操作电压，进一步减薄所述选择栅结构中的栅介质层的厚度并不会导致沟道控制能力下降，因此所述选择栅结构中的栅介质层的厚度下限可以降低。通过减薄所述选择栅结构中的栅介质层的厚度，能够延缓短沟道效应并增加所述选择栅结构的控制能力。另外，在所述半导体结构的形成方法中，在所述选择栅结构和所述辅助栅结构两侧的衬底上形成侧墙栅结构，所述侧墙栅结构包括控制栅结构和浮栅结构，所述浮栅结构位于所述控制栅结构的侧壁与所述选择栅结构和所述辅助栅结构的侧壁之间以及位于所述控制栅结构与所述衬底之间。由于在所述浮栅结构中引入了所述辅助栅结构，能够使所述浮栅结构呈L型，从而使所述控制栅结构和浮栅结构同时实现纵向耦合和横向耦合，增加了控制栅结构和浮栅结构的交叠面积，减小了选择栅结构至浮栅结构的耦合系数，增加了控制栅结构的控制能力。
附图说明
图1为一种半导体结构示意图；
图2至图11为本发明实施例中半导体结构形成过程的结构示意图。
具体实施方式
如背景技术所述，由于擦除操作的操作电压大于读操作的操作电压，选择栅的栅介质层的厚度下限取决于擦除操作的操作电压。而选择栅的栅介质层的厚度越厚，选择栅的控制能力越低。
图1为一种半导体结构示意图。所述半导体结构包括：衬底101；位于所述衬底101上的浮栅介质层102；位于各所述浮栅介质层102上的浮栅层103；位于各所述浮栅层103上的ONO介质层104；位于各所述ONO介质层104上的控制栅层105；所述浮栅层103和所述控制栅层105之间具有选择栅开口；位于所述选择栅开口内的选择栅介质层107；位于所述选择栅介质层107上的选择栅层108；位于所述选择栅层108上的金属硅化物层113；位于所述选择栅介质层107两侧所述浮栅层103上的第二侧墙106；位于各所述第二侧墙106的侧壁表面和所述控制栅层105上的第一侧墙112。
在本实施例中，所述选择栅介质层107的厚度范围为80埃至180埃。
通过在选择栅层108上施加操作电压可以进行擦除操作和读操作，擦除操作的操作电压大于读操作的操作电压。所述选择栅介质层107的厚度下限取决于更大的擦除操作的操作电压。而所述选择栅介质层107的厚度越厚，所述选择栅层108的控制能力越低。然而如果为了增加所述选择栅层108的控制能力而减薄所述选择栅介质层107，当所述选择栅层108上施加擦除操作的操作电压时，会造成所述选择栅介质层107受损，不利于延缓短沟道效应。
在本实施例中，通过在所述选择栅层108上施加8V的操作电压进行擦除操作，所述选择栅介质层107的厚度下限取决于8V的操作电压。如果为了增加所述选择栅108的控制能力而减薄所述选择栅介质层107的厚度，当在所述选择栅层108上施加8V的操作电压进行擦除操作时，会造成所述选择栅介质层107受损，不利于延缓短沟道效应。
在所述选择栅层108上施加的读操作的操作电压下限取决于所述选择栅介质层107的厚度。
在本实施例中，在所述选择栅层108上施加的读操作的操作电压为4V。
另外，所述浮栅层103、所述控制栅层105和所述选择栅层108的形成方法包括：在所述所述衬底101上形成浮栅层103；在所述浮栅层103上形成控制栅层105；在所述浮栅层103和所述控制栅层105之间形成选择栅开口；在所述选择栅开口内形成所述选择栅层108。所形成的浮栅层103和控制栅层105仅为纵向耦合(即垂直于衬底101表面方向耦合)，随着器件进一步微缩，所述浮栅层103与所述控制栅层105的交叠面积也变小，从而导致所述控制栅层105至所述浮栅层103的耦合系数大幅下降，所述选择栅层108至所述浮栅层103的耦合系数上升，从而降低了所述控制栅层105的控制能力。
为解决所述技术问题，本发明技术方案通过在所述选择栅结构上引入的所述辅助栅结构代替所述选择栅结构进行擦除操作，而所述选择栅结构只保留读操作功能。因此所述选择栅结构的操作电压可以降低，进一步所述结构栅中的栅介质层的厚度也可以被减薄。通过减薄所述结构栅中的栅介质层的厚度，能够延缓短沟道效应并增加所述选择栅结构的控制能力。另外，由于引入了所述辅助栅结构，能够使所述浮栅结构呈L型，从而使所述控制栅结构和浮栅结构同时实现纵向耦合和横向耦合，增加了控制栅结构和浮栅结构的交叠面积，减小了选择栅结构的耦合系数，增加了控制栅结构的控制能力。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图11为本发明实施例中半导体结构形成过程的结构示意图。
请参考图2，提供衬底200。
所述衬底200包括：P型衬底和N型衬底。在本实施例中，所述衬底200为P型衬底。
在本实施例中，后续在所述衬底上形成选择栅结构和位于选择栅结构上的辅助栅结构；所述选择栅结构和所述辅助栅结构的形成方法包括：在所述衬底表面形成选择栅结构材料层；在所述选择栅结构材料层上形成辅助栅结构材料层；在部分辅助栅结构材料层上形成图形化层；以所述图形化层为掩膜刻蚀所述辅助栅结构材料层，形成所述辅助栅结构；以所述图形化层和辅助栅结构为掩膜刻蚀所述选择栅结构材料层，形成所述选择栅结构。所述选择栅结构和所述辅助栅结构的形成方法请参考图3至图5。
请参考图3，在所述衬底200表面沉积形成选择栅结构材料层210；在所述选择栅结构材料层210上沉积形成辅助栅结构材料层220；在部分辅助栅结构材料层220上形成第一图形化层223。
所述选择栅结构材料层220包括：位于所述衬底200上的第一栅介质材料层211；位于所述第一栅介质材料层211上的选择栅材料层212。
所述第一介质材料层211的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述第一介质材料层211的材料包括氧化硅。
所述选择栅材料层212的材料包括多晶硅。
在本实施例中，所述第一栅介质材料层211的厚度范围为30埃至80埃。
所述辅助栅结构材料层220包括：位于所述选择栅结构材料层210上的第二栅介质材料层221；位于所述第二栅介质材料层221上的辅助栅材料层222。
所述第二栅介质材料层221为ONO结构，所述第二栅介质材料层221的结构包括：位于所述选择栅结构材料层210表面的第一氧化层、位于所述第一氧化层表面的第一氮化层以及位于所述氮化层表面的第二氧化层。在本实施例中，所述第一氧化层的材料包括氧化硅，所述第一氮化层的材料包括氮化硅，所述第二氧化层的材料包括氧化硅。
所述辅助栅材料层222的材料包括多晶硅。
在本实施例中，所述辅助栅材料层222的厚度为0.1微米至0.5微米。
所述第一图形化层223的材料包括光刻胶。
请参考图4，以所述第一图形化层223为掩膜光刻刻蚀所述辅助栅结构材料层220，形成辅助栅结构230。
所述辅助栅结构230包括：位于所述选择栅结构材料层210上的第二栅介质层231；位于所述第二栅介质层231上的辅助栅层232。
在本实施例中，所述辅助栅层232的厚度为0.1微米至0.5微米。
请参考图5，以所述第一图形化层223为掩膜光刻刻蚀所述选择栅结构材料层210，形成选择栅结构240。
所述选择栅结构240包括：位于所述衬底200上的第一栅介质层241；位于所述第一栅介质层241上的选择栅层242。
在本实施例中，所述第一栅介质层241的厚度范围为30埃至80埃。
通过在所述选择栅结构240上引入所述辅助栅结构230代替所述选择栅层242进行擦除操作，而所述选择栅层242只保留读操作功能。所述第一栅介质层241的厚度下限取决于在所述选择栅层242上施加的最大操作电压。而所述第一栅介质层241的厚度越厚，所述选择栅层242的控制能力越低。由于本发明技术方案只需要在所述选择栅层242上施加比擦除操作的操作电压更低的读操作的操作电压，进一步减薄所述第一栅介质层241的厚度并不会导致沟道控制能力下降，因此所述第一栅介质层241的厚度下限可以降低。通过减薄所述第一栅介质层241的厚度，能够延缓短沟道效应并增加所述选择栅层242的控制能力。
在本实施例中，通过在所述辅助栅结构230上施加8V的操作电压进行擦除操作。
由于可以减薄所述第一栅介质层241的厚度，而在所述选择栅层242上施加的读操作的操作电压下限取决于所述第一栅介质层241的厚度，因此在所述选择栅层242上施加的读操作的操作电压也可以进一步降低。
在本实施例中，在所述选择栅层242上施加的读操作的操作电压为2.5V。
在本实施例中，后续在所述选择栅结构240和所述辅助栅结构230两侧的衬底200上形成侧墙栅结构，所述侧墙栅结构包括控制栅结构和浮栅结构，所述浮栅结构位于所述控制栅结构的侧壁与所述选择栅结构和所述辅助栅结构230的侧壁之间以及位于所述控制栅结构与所述衬底200之间。所述侧墙栅结构的形成方法如图6至图8所示。
请参考图6，在所述选择栅结构240的侧壁表面和所述辅助栅结构230的侧壁表面以及所述衬底200上沉积形成所述浮栅结构材料层250；在所述浮栅结构材料层250表面沉积形成控制栅结构材料层260。
所述浮栅结构材料层250包括第三侧墙材料层251和浮栅材料层252。
所述第三侧墙材料层251的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述第三侧墙材料层251的材料包括氧化硅。
所述浮栅材料层252的材料包括多晶硅。
所述控制栅结构材料层260包括第四侧墙材料层261和控制栅材料层262。
所述第四侧墙材料层261为ONO结构，所述第四侧墙材料层261的结构包括：位于浮栅结构材料层250的侧壁表面的第三氧化层、位于所述第三氧化层表面的第二氮化层以及位于所述第二氮化层表面的第四氧化层。在本实施例中，所述第三氧化层的材料包括氧化硅，所述第二氮化层的材料包括氮化硅，所述第四氧化层的材料包括氧化硅。
所述控制栅材料层262的材料包括多晶硅。
在本实施例中，后续回刻蚀所述浮栅结构材料层250以及所述控制栅结构材料层260直至暴露出衬底表面为止，形成所述浮栅结构和所述控制栅结构；所述控制栅结构包括第四侧墙和控制栅层，所述第四侧墙位于所述浮栅结构的侧壁与所述控制栅层的侧壁之间，所述控制栅层位于所述第四侧墙的侧壁表面；所述浮栅结构包括第三侧墙和浮栅层，所述第三侧墙位于所述浮栅层的侧壁与所述选择栅结构和所述辅助栅结构的侧壁之间，所述浮栅层位于所述第三侧墙的侧壁与所述控制栅结构的侧壁之间。回刻蚀所述浮栅结构材料层250以及所述控制栅结构材料层260的方法如图7至图8所示。
请参考图7，回刻蚀所述控制栅材料层262直至暴露出所述第四侧墙材料层261表面为止，形成所述控制栅层272。
请参考图8，在形成所述控制栅层272之后，回刻蚀所述第四侧墙材料层261、所述浮栅材料层252和所述第三侧墙材料层251直至暴露出所述衬底200表面为止，形成第四侧墙271、浮栅层282和第三侧墙281。
由于在所述浮栅结构280中引入了所述辅助栅结构230，能够使所述浮栅结构280呈L型，从而使所述控制栅结构270和浮栅结构280同时实现纵向耦合和横向耦合，增加了控制栅结构270和浮栅结构280的交叠面积，减小了选择栅结构240至浮栅结构280的耦合系数，增加了控制栅结构270的控制能力。
请参考图9，还包括：在所述选择栅结构240和所述辅助栅结构230两侧的衬底上形成所述侧墙栅结构290之后，在所述选择栅结构240两侧所述衬底内形成轻掺杂区201，部分所述轻掺杂区201位于所述侧墙栅结构290底部。
在本实施例中，形成所述轻掺杂区201的方法包括轻掺杂漏注入(LDD)和HALO注入。
请参考图10，在所述选择栅结构240两侧所述衬底200内形成所述轻掺杂区201之后，在所述侧墙栅结构290侧壁表面形成第五侧墙291。
在本实施例中，所述第五侧墙291的结构包括：位于所述控制栅结构270侧壁表面的第五氧化层；位于所述第五氧化层侧壁表面的第三氮化层。
请参考图11，在所述侧墙栅结构290侧壁表面形成所述第五侧墙291之后，在所述选择栅结构240、所述侧墙栅结构290和所述第五侧墙291两侧衬底内形成源漏区202。
在本实施例中，形成所述源漏区202的方法包括重掺杂离子注入。
相应的，本发明实施例还提供一种采用上述方法形成的半导体结构示意图。请继续参考图11，包括：
衬底200；位于所述衬底上的选择栅结构240；位于所述选择栅结构240上的辅助栅结构230；位于所述选择栅结构240和所述辅助栅结构230两侧的衬底上的侧墙栅结构290，所述侧墙栅结构290包括控制栅结构270和浮栅结构280，所述浮栅结构280位于所述控制栅结构270的侧壁与所述选择栅结构240和所述辅助栅结构230的侧壁之间以及位于所述控制栅结构270与所述衬底200之间。
所述衬底200包括：P型衬底和N型衬底。在本实施例中，所述衬底200为P型衬底。
所述选择栅结构240包括：位于所述衬底上的第一栅介质层241；位于所述第一栅介质层241上的选择栅层242。
所述第一栅介质层241的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述第一栅介质层241的材料包括氧化硅。
所述选择栅层242的材料包括多晶硅。
在本实施例中，所述第一栅介质层241的厚度范围为30埃至80埃。
请继续参考图11，所述辅助栅结构230包括：位于所述选择栅结构240上的第二栅介质层231；位于所述第二栅介质层231上的辅助栅层232。
所述第二栅介质层231为ONO结构，所述第二栅介质层231的结构包括：位于所述选择栅结构240表面的第一氧化层、位于所述第一氧化层表面的第一氮化层以及位于所述氮化层表面的第二氧化层。在本实施例中，所述第一氧化层的材料包括氧化硅，所述第一氮化层的材料包括氮化硅，所述第二氧化层的材料包括氧化硅。
所述辅助栅层232的材料包括多晶硅。
在本实施例中，所述辅助栅层232的厚度为0.1微米至0.5微米。
通过在所述选择栅结构240上引入所述辅助栅结构230代替所述选择栅层242进行擦除操作，而所述选择栅层242只保留读操作功能。所述第一栅介质层241的厚度下限取决于在所述选择栅层242上施加的最大操作电压。而所述第一栅介质层241的厚度越厚，所述选择栅层242的控制能力越低。由于本发明技术方案只需要在所述选择栅层242上施加比擦除操作的操作电压更低的读操作的操作电压，进一步减薄所述第一栅介质层241的厚度并不会导致沟道控制能力下降，因此所述第一栅介质层211的厚度下限可以降低。通过减薄所述第一栅介质层241的厚度，能够延缓短沟道效应并增加所述选择栅层242的控制能力。
在本实施例中，通过在所述辅助栅结构230上施加8V的操作电压进行擦除操作。
由于可以减薄所述第一栅介质层241的厚度，而在所述选择栅层242上施加的读操作的操作电压下限取决于所述第一栅介质层241的厚度，因此在所述选择栅层242上施加的读操作的操作电压也可以进一步降低。
在本实施例中，在所述选择栅层242上施加的读操作的操作电压为2.5V。
请继续参考图11，各所述浮栅结构280包括第三侧墙281和浮栅层282，所述第三侧墙281位于所述浮栅层282的侧壁与所述选择栅结构240和所述辅助栅结构230的侧壁之间，所述浮栅层282位于所述第三侧墙281的侧壁与所述控制栅结构270的侧壁之间。
由于在所述浮栅结构280中引入了所述辅助栅结构230，能够使所述浮栅结构280呈L型，从而使所述控制栅结构270和浮栅结构280同时实现纵向耦合和横向耦合，增加了控制栅结构270和浮栅结构280的交叠面积，减小了选择栅结构至浮栅结构280的耦合系数，增加了控制栅结构270的控制能力。
所述第三侧墙281的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述第三侧墙281的材料包括氧化硅。
所述浮栅层282的材料包括多晶硅。
请继续参考图11，各所述控制栅结构270包括第四侧墙271和控制栅层272，所述第四侧墙271位于所述浮栅结构280的侧壁与所述控制栅层272的侧壁之间，所述控制栅层272位于所述第四侧墙271的侧壁表面。
所述第四侧墙271为ONO结构，所述第四侧墙271的结构包括：位于所述浮栅结构280的侧壁表面的第三氧化层、位于所述第三氧化层表面的第二氮化层以及位于所述第二氮化层表面的第四氧化层。在本实施例中，所述第三氧化层的材料包括氧化硅，所述第二氮化层的材料包括氮化硅，所述第四氧化层的材料包括氧化硅。
所述控制栅层272的材料包括多晶硅。
请继续参考图11，还包括：位于各所述控制栅结构270侧壁表面的第五侧墙291，所述第五侧墙291的结构包括：位于所述控制栅结构270侧壁表面的第五氧化层；位于所述第五氧化层侧壁表面的第三氮化层。
请继续参考图11，还包括：位于所述选择栅结构240两侧所述衬底200内的轻掺杂区201，部分所述轻掺杂区201位于所述侧墙栅结构290底部。
请继续参考图11，还包括：位于所述选择栅结构240、所述侧墙栅结构290和所述第五侧墙291两侧衬底内源漏区202。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (27)
1.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上的选择栅结构；
位于所述选择栅结构上的辅助栅结构；
位于所述选择栅结构和所述辅助栅结构两侧的衬底上的侧墙栅结构，所述侧墙栅结构包括控制栅结构和浮栅结构，所述浮栅结构位于所述控制栅结构的侧壁与所述选择栅结构和所述辅助栅结构的侧壁之间以及位于所述控制栅结构与所述衬底之间。
2.如权利要求1所述的半导体结构，其特征在于，所述选择栅结构包括：位于所述衬底上的第一栅介质层；位于所述第一栅介质层上的选择栅层。
3.如权利要求2所述的半导体结构，其特征在于，所述第一栅介质层的厚度范围为30埃至80埃。
4.如权利要求2所述的半导体结构，其特征在于，所述第一栅介质层的材料包括氧化硅；所述选择栅层的材料包括多晶硅。
5.如权利要求1所述的半导体结构，其特征在于，所述辅助栅结构包括：位于所述选择栅结构上的第二栅介质层；位于所述第二栅介质层上的辅助栅层。
6.如权利要求5所述的半导体结构，其特征在于，所述第二栅介质层的结构包括：位于所述选择栅结构表面的第一氧化层、位于所述第一氧化层表面的第一氮化层以及位于所述第一氮化层表面的第二氧化层。
7.如权利要求5所述的半导体结构，其特征在于，所述辅助栅层的材料包括多晶硅。
8.如权利要求1所述的半导体结构，其特征在于，各所述浮栅结构包括第三侧墙和浮栅层，所述第三侧墙位于所述浮栅层的侧壁与所述选择栅结构和所述辅助栅结构的侧壁之间，所述浮栅层位于所述第三侧墙的侧壁与所述控制栅结构的侧壁之间。
9.如权利要求8所述的半导体结构，其特征在于，所述第三侧墙的材料包括氧化硅；所述浮栅层的材料包括多晶硅。
10.如权利要求1所述的半导体结构，其特征在于，各所述控制栅结构包括第四侧墙和控制栅层，所述第四侧墙位于所述浮栅结构的侧壁与所述控制栅层的侧壁之间，所述控制栅层位于所述第四侧墙的侧壁表面。
11.如权利要求10所述的半导体结构，其特征在于，所述第四侧墙的结构包括：位于浮栅结构的侧壁表面的第三氧化层、位于所述第三氧化层表面的第二氮化层以及位于所述第二氮化层表面的第四氧化层。
12.如权利要求11所述的半导体结构，其特征在于，所述控制栅层的材料为多晶硅。
13.如权利要求1所述的半导体结构，其特征在于，还包括：位于各所述控制栅结构侧壁表面的第五侧墙，所述第五侧墙的结构包括：位于所述控制栅结构侧壁表面的第五氧化层；位于所述第五氧化层侧壁表面的第三氮化层。
14.如权利要求13所述的半导体结构，其特征在于，还包括：位于所述选择栅结构、所述侧墙栅结构和所述第五侧墙两侧衬底内源漏区。
15.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述选择栅结构两侧所述衬底内的轻掺杂区，部分所述轻掺杂区位于所述侧墙栅结构底部。
16.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成选择栅结构和位于选择栅结构上的辅助栅结构；
在所述选择栅结构和所述辅助栅结构两侧的衬底上形成侧墙栅结构，所述侧墙栅结构包括控制栅结构和浮栅结构，所述浮栅结构位于所述控制栅结构的侧壁与所述选择栅结构和所述辅助栅结构的侧壁之间以及位于所述控制栅结构与所述衬底之间。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述选择栅结构包括：位于所述衬底上的第一栅介质层，所述第一栅介质层的厚度范围为30埃至80埃；位于所述第一栅介质层上的选择栅层。
18.如权利要求16所述的半导体结构的形成方法，其特征在于，所述辅助栅结构包括：位于所述选择栅结构上的第二栅介质层；位于所述第二栅介质层上的辅助栅层。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述第二栅介质层的结构包括：位于所述选择栅结构表面的第一氧化层、位于所述第一氧化层表面的第一氮化层以及位于所述第一氮化层表面的第二氧化层。
20.如权利要求16所述的半导体结构的形成方法，其特征在于，各所述浮栅结构包括第三侧墙和浮栅层，所述第三侧墙位于所述浮栅层的侧壁与所述选择栅结构和所述辅助栅结构的侧壁之间，所述浮栅层位于所述第三侧墙的侧壁与所述控制栅结构的侧壁之间。
21.如权利要求16所述的半导体结构的形成方法，其特征在于，各所述控制栅结构包括第四侧墙和控制栅层，所述第四侧墙位于所述浮栅结构的侧壁与所述控制栅层的侧壁之间，所述控制栅层位于所述第四侧墙的侧壁表面。
22.如权利要求21所述的半导体结构的形成方法，其特征在于，所述第四侧墙的结构包括：位于浮栅结构的侧壁表面的第三氧化层、位于所述第三氧化层表面的第二氮化层以及位于所述第二氮化层表面的第四氧化层。
23.如权利要求16所述的半导体结构的形成方法，其特征在于，还包括：在所述选择栅结构和所述辅助栅结构两侧的衬底上形成所述侧墙栅结构之后，在所述选择栅结构两侧的所述衬底内形成轻掺杂区，部分所述轻掺杂区位于所述侧墙栅结构底部。
24.如权利要求23所述的半导体结构的形成方法，其特征在于，在所述选择栅结构所述衬底内形成所述轻掺杂区之后，在所述侧墙栅结构侧壁表面形成第五侧墙；所述第五侧墙的结构包括：位于所述控制栅结构侧壁表面的第五氧化层；位于所述第五氧化层侧壁表面的第三氮化层。
25.如权利要求24所述的半导体结构的形成方法，其特征在于，在所述侧墙栅结构侧壁表面形成所述第五侧墙之后，在所述选择栅结构、所述侧墙栅结构和所述第五侧墙两侧衬底内形成源漏区。
26.如权利要求16所述的半导体结构的形成方法，其特征在于，所述侧墙栅结构形成的方法包括：在所述选择栅结构的侧壁表面和所述辅助栅结构的侧壁表面以及所述衬底上形成所述浮栅结构材料层；在所述浮栅结构材料层表面形成控制栅结构材料层；回刻蚀所述浮栅结构材料层以及所述控制栅结构材料层直至暴露出所述衬底表面为止，形成所述浮栅结构和所述控制栅结构。
27.如权利要求16所述的半导体结构的形成方法，其特征在于，所述选择栅结构和所述辅助栅结构的形成方法包括：在所述衬底表面形成选择栅结构材料层；在所述选择栅结构材料层上形成辅助栅结构材料层；在部分辅助栅结构材料层上形成图形化层；以所述图形化层为掩膜刻蚀所述辅助栅结构材料层，形成所述辅助栅结构；以所述图形化层和辅助栅结构为掩膜刻蚀所述选择栅结构材料层，形成所述选择栅结构。
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| WO2023088067A1 (zh) * | 2021-11-18 | 2023-05-25 | 华虹半导体(无锡)有限公司 | 浮栅型分栅闪存器件及其制造方法 |
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