TWI555066B - 半導體元件的製作方法 - Google Patents

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Description

半導體元件的製作方法
本發明大體上與一種半導體元件的製作方法有關，更特定言之，其係關於一種快閃記憶體的製作方法。
快閃記憶體(Flash)是一種常見的非揮發性記憶體，其記憶單元可能包含了由通道區所分隔的源極區與汲極區，以及設置在通道區上方的電荷儲存結構，其由浮動閘與電荷捕獲層等部位所構成，並以一介電質，如氧化物，來與其他元件電性隔絕。舉例而言，電荷儲存結構與通道區之間一般都會設置穿隧介電質（即閘極氧化層）來彼此隔絕。記憶單元的控制閘係位在電荷儲存結構的上方，其藉由一電荷阻擋層（如先前技術中慣稱的多晶矽間介電質或閘極間介電質，inter-poly dielectric, IPD）與電荷儲存結構電性隔絕。如此，電荷儲存結構可以設計成浮動閘的形式，使其電性浮動並與上下方的控制閘以及通道區絕緣。
為了進一步改善閘極及其互連結構的電性，積體電路製造商開發出使用純金屬層來作為字元線中導電層的技術，如鎢金屬(tungsten)由於具有便宜、高熔點（約3400˚C）等特性，其非常適合用在現今的半導體製程中。然而，使用未反應的鎢作為字元線中的導電層會在積體電路製程中產生問題。舉例來說，在一般半導體製程中，字元線堆疊結構的圖形化後就會進行源極/汲極的再氧化步驟(re-oxidation)，以修復源極/汲極角落區域受損的閘極氧化層並減輕熱電子效應。在再氧化步驟期間，從堆疊結構側壁裸露出來的鎢在高溫的有氧環境下會被快速地轉變成三氧化鎢(WO 3)。這樣鎢的氧化現象會造成電性的劣化，如鎢氧化物側向隆起導致字元線與字元線之間彼此橋接，或者是鎢導電層變質導致薄膜電阻過高等問題。
為了改善上述鎢的氧化問題，目前業界一般的作法是在進行再氧化步驟之前先在字元線堆疊結構上覆蓋一保護性的襯層，如一層氮化矽，來隔絕鎢導電層接觸到外界的氧化環境，這樣的作法可以避免鎢導電層氧化造成電性劣化等問題。然而，儘管上述形成襯層的作法解決了前述習知問題，其又會衍生出其他的問題。舉例言之，一般氮化矽襯層需要達到一定的厚度以上（如大於3 nm）才能有效地保護鎢導電層不受氧化，然而過厚的襯層（如大於2 nm）會容易殘留在字元線堆疊結構的角落處而與該處裸露出的閘極氧化層接觸，如此在後續的低摻雜汲極(lightly-doped drain, LDD)灰化步驟中，氮化矽襯層中的氮雜質會滲入並汙染閘極氧化層，使得閘極/字元線的電性受到嚴重的劣化。再者，有些習知的襯層形成方法並不能很融洽地整合到元件製造的標準流程中，例如，襯層的存在有可能導致後續再氧化步驟的不足或變質。
是以，現今業界希望能夠開發出能融洽地整合到現有記憶元件製程中的方法，其期能夠順利地解決前述字元線堆疊結構上鎢導電層的氧化問題，並不會影響記憶元件原有的電性。
有鑑於前述習知技術所會遭遇到的問題，本發明特以提出了一種新穎的半導體元件製作方法，其特點在於可在現有的製程中針對記憶元件閘極堆疊結構中易受氧化的金屬層部位強化保護，而不影響到堆疊結構其他部位的性質以及記憶元件整體的電性表現。
本發明一實施例提供一種半導體元件的製作方法，其步驟包含提供一基底、在基底上形成一閘極堆疊結構，其中閘極堆疊結構從基底一側開始依序包含一浮動閘、一閘極間介電層、一控制閘、以及一金屬層、在基底與閘極堆疊結構上共形地形成一襯層、在襯層上形成一遮罩層，其中遮罩層的頂面低於金屬層，使得部分襯層裸露而出、以及進行一氮化步驟將裸露出的襯層轉化成一氮化襯層，使得閘極堆疊結構中至少包含金屬層的部分會為氮化襯層所覆蓋。
無疑地，本發明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細節說明後將變得更為顯見。
本發明揭露了一種形成半導體元件、記憶單元以及/或記憶體陣列等結構的方法，其特點在於在裸露的導電質表面形成一襯層，並對一預定水平高度以上的該襯層進行一氮化處理使其改質。氮化處理後的襯層可在後續製程期間提供導電質良好的保護效果，例如避免裸露的導電質氧化，而預定水平高度以下的襯層則可以加以薄化或移除，以避免其妨礙到常規製程的進行或是影響到元件的電性。
文中使用的「氧化」一詞可以代表半導體結構在氧自由基存在的環境下受熱的行為，例如一臨場蒸氣生成製程(in-situ steam generation, ISSG)，但不限於此。
文中使用的「氮化襯層」一詞指的是從襯層衍生出的材質，相較於原始的襯層，其材質具有大量的氮成分，或者是其氮成分相對較多。
文中使用的「基底」一詞，其代表且包含了那些讓半導體元件或記憶單元等組成物形成在其上的基材或構體。此基底可為一種半導體基底、一種形成在支撐結構上的半導體基材、或是一種金屬電極、或是一種其上形成有一或多個材料、結構、區域的半導體基底。此基底可為傳統的矽基底或是含有半導體材料的塊材。此處所稱的「基底」一詞不只代表了傳統的矽晶圓，其亦包含了絕緣層覆矽基底(silicon-on-insulator, SOI)，如矽藍寶石基底(silicon- on-sapphire, SOS)、矽玻璃基底(silicon-on-glass, SOG)、矽底材上的矽磊晶層，或是其他的半導體或光電材質，如矽鍺(SiGe)、鍺(Ge)、砷化鎵(GaAs)、氮化鎵(GaN)、磷化銦(InP)等材料。再者，當下文描述中使用「基底」一詞時，其可代表所有先前製程階段已經形成在該半導體基材之上或之中的材料、區域、或接點等。
文中關於空間或方位上的用詞，如「下方」、「之下」、「較低/低於」、「底」、「上方」、「之上」、「較高/高於」、「頂」、「前」、「後」、「左」、「右」等詞，其係用來便於描述附圖中所繪示的組成元件或特徵之間的相對關係。除非有特別加以指明，不然這些空間上的用詞都意欲含括圖中所繪示以外的其他方位或位向。舉例言之，假使圖中的物件被反過來，原本被描述成位在某其他元件「下方」或「之下」的元件會變成位在該其他元件「上方」或「之上」。故此，視該用詞的前後文義而定，對本領域的一般技藝人士而言，「下方」一詞可能會同時含括了「上方」與「下方」的方位。文中的物件也可能以其他方式來定位（如轉九十度或反向等），而文中使用的這類空間相關的描述詞也以此來釋義。
當文中指出某元件位在另一元件「上」或「上方」時，其係代表且包含了該元件直接位在該另一元件正上方、相鄰、之下、或是與該另一元件直接接觸等含意，其亦包含了該元件並非直接位在該另一元件正上方、相鄰、之下、或是與該另一元件直接接觸等含意。相反地，當某元件被描述成直接位在該另一元件上時，不會有任何其他元件介於其間。
除非文中有特別加以指出，不然文中所描述的材料都可以任何合適的技術來形成，如旋塗法、刮塗法、浸塗法、毯覆式刮塗法、化學氣相沉積(CVD)、原子層沉積法(ALD)、以及物理氣相沉積法(PVD)等，但不限於此。或者，材料可以在當前製程中(in-situ)直接生長。視所欲形成的特定材料而定，本領域的一般技藝人士可以選擇要用來沉積或成長這些材料的技術。
除非文中有特別加以指出，不然文中所述關於材料的移除動作都可以任何合適的技術來達成，如蝕刻或磨平等作法，但不限於此。
文中所揭露的方法可用來形成至少一種具有導電區域的半導體元件結構。舉例言之，所揭露的方法可用來形成導電接觸、導電互連結構、電晶體、以及記憶元件等，如動態隨機存取記憶(DRAM)單元、快閃記憶體（flash，包含具有NAND, NOR, AND等邏輯單元的記憶體陣列）、或是其他的記憶體架構。
在下文的細節描述中，元件符號會標示在隨附的圖示中成為其中的一部份，並且以可實行該實施例之特例描述方式來表示。這類實施例會說明足夠的細節俾使該領域之一般技藝人士得以具以實施。閱者須瞭解到本發明中亦可利用其他的實施例或是在不悖離所述實施例的前提下作出結構性、邏輯性、及電性上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
請參照第1-7圖，其繪示出根據本發明較佳實施例中一半導體元件製作流程的截面示意圖。係注意，為了圖示簡明以及說明清晰之故，附圖中都僅將繪釋出單一半導體元件，如一記憶單元結構，且其中可能省略了某些習知且非本發明特點之組成部件，如源極、汲極、或是接觸窗等。
首先，如第1圖所示，提供一基底100作為半導體元件。基底100可為一矽基材，如摻有摻質（如n型或p型摻質）的單晶矽基材，或是具有預先形成的半導性區域的半導體晶圓。基底100可能為一同質性基材，或者其上可能已經形成或整合有多種不同的積體電路結構。一穿隧介電層101可形成在基底100上，其材質可包含二氧化矽(SiO 2)、氮化矽(Si 3N 4)、或其他合適的材料。穿隧介電層101亦可能是由多個電性絕緣材質或區域所構成。
復參照第1圖，在形成穿隧介電層101後，接著在穿隧介電層101上形成一閘極堆疊結構110。閘極堆疊結構110從靠近基底100一側開始依序包含浮動閘(floating gate, FG)112、閘極間介電層(inter-gate/poly dielectric, IPD) 113、控制閘(control gate, CG)114、金屬層115、以及硬遮罩層116等部位。閘極堆疊結構110係作為一電荷儲存節點，其通過穿隧介電層101與基底100的主動區域(active area, AA)電容耦接。閘極堆疊結構110可以一般的微影蝕刻製程來形成，舉例言之，首先在穿隧介電層101上依序形成浮動閘112、閘極間介電層113、控制閘114、金屬層115、以及硬遮罩層116等部位的材料層。接著進行第一次微影蝕刻製程將硬遮罩層116圖形化成半導體元件的形狀，再以硬遮罩層116為蝕刻遮罩進行第二次蝕刻製程來將下方的材料層部位一起圖形化，形成閘極堆疊結構110。須注意在此實施例中，閘極堆疊結構110的圖形化步驟並未將穿隧介電層101也圖形化，其僅受到蝕刻步驟而使厚度有所刪減。當然，在其他實施例中，閘極堆疊結構110部位以外的穿隧介電層101也有可能被完全移除。
在閘極堆疊結構110中，浮動閘112是一電荷負載結構，設定來捕捉電荷。浮動閘112材質可包含一或多種元素金屬，如鎢、鈦、鈷等，或是含有金屬成分的化合物，如金屬矽化物、金屬氮化物等，或是摻有導電摻質的半導體材料，如摻雜過的多晶矽，但不以此為限，其可使用諸如化學氣相沉積(CVD)、有機金屬氣相沉積(MOCVD)、物理氣相沉積(PVD)、原子層沉積法(ALD)、或其他合適的方法來形成。
在閘極堆疊結構110中，閘極間介電層113形成在浮動閘112與控制閘114之間，其係用來阻隔兩閘極之間的電荷流通。以如此方式，電荷儲存結構可以設計成浮動閘的形式，使其電性浮動並與上下方的控制閘以及通道區絕緣。閘極間介電層113的材質可包含二氧化矽(SiO 2)或氮化矽(Si 3N 4)，或是由兩者所組成的ONO介電複層結構(SiO 2-Si 3N 4-SiO 2)。閘極間介電層113也可使用高介電(high-k)材料來形成，如氧化鋁(Al 2O 3)或氮氧化鉿矽(HfSiON)，但不以此為限。同樣地，閘極間介電層113可使用ALD、CVD、PVD或是噴氣沉積法(jet vapor deposition, JVD)等方式來形成。以ONO介電複層結構為例，第一層SiO 2與中間層的Si 3N 4以ALD法沉積，而最外層的SiO 2以CVD法沉積。在某些實施例中，閘極間介電層113亦可能會包覆住整個浮動閘112結構。
在閘極堆疊結構110中，控制閘114形成在閘極間介電層113之上並透過閘極間介電層113與浮動閘112電容耦接，其可為記憶單元結構中字元線的一部分。控制閘114的材質可為摻有導電摻質的半導體材料，如摻雜過的多晶矽，或是金屬矽化物或金屬氮化物等，但不以此為限。在本發明實施例中，控制閘亦可能是由一個摻雜導電區域（如前述摻雜過的多晶矽）以及一個金屬材質區域所構成的複層結構，如第1圖所示實施例中，控制閘114上還形成有一金屬層115，該金屬層亦可以視為是控制閘的一部分，其材質可為鎢(W)或鎳(Ni)。在字元線中設置純金屬層有助於改善閘極及其互連結構的電性，但未反應的純金屬層（如鎢）在後續的加熱製程（如源極/汲極的再氧化步驟）容易氧化變質，造成電性的劣化，此即本發明所欲解決的問題。
除此之外，閘極堆疊結構110的最上方還有一上蓋層116，其使用絕緣材質形成，如SiO 2、Si 3N 4、或是SiON等。或者，在某些實施例中，可直接使用前述的硬遮罩層作為上蓋層。
接下來請參照第2圖。在形成閘極堆疊結構110後，接著在基底100以及閘極堆疊結構110上共形地覆蓋一保護性的襯層102，用來保護閘極堆疊結構110的側壁不受後續製程環境影響，如氧化環境或是蝕刻環境，或是保護基底上的主動區域不受到控制閘114或金屬層115的金屬粒子所汙染。襯層102會從閘極堆疊結構110處延伸共形地覆蓋並接觸整個穿隧介電層101上。在此實施例中，襯層102的材質與上蓋層116相似，其較佳可使用ALD法以SiO 2、Si 3N 4、或是SiON等材質來形成。
在本發明實施例中，儘管襯層102存在可以有效地避免金屬層115氧化或是雜質粒子汙染問題，但是由於襯層102有與穿隧介電層101直接接觸的關係，當後續有進行高溫製程時，襯層102中的雜質粒子（如氮雜質）很容易擴散到穿隧介電層101中。特別係為了有效保護金屬層115，襯層102都會有設定成具有一定厚度（如＞2 nm），然而過厚的襯層102容易殘留，促使雜質粒子更容易擴散進入穿隧介電層101中，特別是從局部應力較大的角落處，從而顯著地影響半導體元件的電性。
為了解決上述問題，本發明的作法是對襯層102作局部性的強化，以使襯層102在發揮保護性功效的同時又不會影響到敏感的元件電性。現在請參照第3圖，首先在襯層102上形成一遮罩層103以覆蓋襯層102以及基底100，接著對遮罩層103進行一選擇性的回蝕製程(etch back)，使得遮罩層103的頂面低於閘極堆疊結構100中的金屬層115，以讓部分的襯層102裸露而出。遮罩層103的材質可為一般的光阻或其他蝕刻率與襯層102有明顯差別的材料，不以此為限。此步驟的目的在於至少讓覆蓋住金屬層的襯層102部位裸露而出，以進行後續的強化動作。
接下來請參照第4圖。在裸露出覆蓋金屬層的襯層102部位後，接著對裸露的襯層102進行一氮化步驟。此氮化步驟可包含電漿氮化製程(plasma nitridation)以及/或後氮化回火製程(post nitridation annealing, PNA)，其目的在於將覆蓋金屬層的襯層102部位改質成更具保護性，如更耐蝕刻以及抗氧化。從第4圖可以看出，經過此氮化步驟，上半部的襯層已經轉變為材質不同的氮化襯層104。
現在請參照第5圖，在形成氮化襯層104之後，接著進行一灰化步驟(ashing)將遮罩層103完全移除，裸露出下方原有襯層102。接著進行一選擇性的濕蝕刻製程移除部分的原有襯層102，使其厚度減少至一預定值（如 ≤ 2 nm）而形成一薄化襯層102a。或者，在某些情況下也可將原有襯層102完全移除。在此步驟中，由於氮化襯層104的材質已與原有襯層102不同，故濕蝕刻製程僅會移除原有襯層102，不會對氮化襯層104造成任何影響。此步驟的目的在於削減甚至移除襯層102下方與穿隧介電層101接觸的部位，使得穿隧介電層101不易受到雜質粒子擴散的影響。
在襯層102薄化至一定厚度以下之後，接著即可進行後續常規的半導體元件製作步驟，如進行一低摻雜汲極(lightly-doped drain, LDD)的灰化步驟。如第6圖所示，LDD灰化步驟係用來移除形成LDD區域時所使用的光阻，一般的灰化製程係在含氧的電漿環境下進行，其會將殘留在基底100上的光阻完全去除，並使得薄化襯層102a轉變為一氧化層106。同時，灰化製程也會氧化氮化襯層104，使其表面轉化成氮氧化矽層105。
最後，請參照第7圖，在LDD灰化步驟後，視產品與製程而定，可再選擇性地進行一氧化製程來平緩整個閘極堆疊結構110的表面，例如使用Tokyo Electron的槽型平面天線(slot plane antenna, SPA)電漿氧化製程來對閘極堆疊結構110的表面進行氧化處理。從第7圖可以看到，閘極堆疊結構110結構上的氮化襯層104、氮氧化矽層105以及氧化層106在此氧化製程的作用下與下方的穿隧介電層101整合成一單一較為平整的氧化襯層107保護結構。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧基底
101‧‧‧穿隧介電層
102‧‧‧襯層
102a‧‧‧薄化襯層
103‧‧‧遮罩層
104‧‧‧氮化襯層
105‧‧‧氧化襯層
106‧‧‧氧化層
107‧‧‧氧化襯層
110‧‧‧閘極堆疊結構
112‧‧‧浮動閘
113‧‧‧閘極間介電層
114‧‧‧控制閘
115‧‧‧金屬層
116‧‧‧硬遮罩層
本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理： 第1-7圖繪示出根據本發明實施例一半導體元件製作流程的截面示意圖。 須注意本說明書中的所有圖示皆為圖例性質，為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現，一般而言，圖中相同的參考符號會用來標示修改後或不同實施例中對應或類似的元件特徵。
100‧‧‧基底
101‧‧‧穿隧介電層
102a‧‧‧薄化襯層
104‧‧‧氮化襯層
110‧‧‧閘極堆疊結構
112‧‧‧浮動閘
113‧‧‧閘極間介電層
114‧‧‧控制閘
115‧‧‧金屬層
116‧‧‧硬遮罩層

Claims (8)

  1. 一種半導體元件的製作方法，包含：提供一基底；在該基底上形成一閘極堆疊結構，該閘極堆疊結構從靠近該基底的一側開始依序包含一浮動閘、一閘極間介電層、一控制閘、以及一金屬層；在該基底與該閘極堆疊結構上共形地形成一襯層；在該襯層上形成一遮罩層，其中該遮罩層的頂面低於該閘極堆疊結構的該金屬層，使得部分的該襯層裸露而出；進行一氮化步驟，將裸露出的該襯層轉化成一氮化襯層，使得該閘極堆疊結構中至少包含該金屬層的部分會為該氮化襯層所覆蓋；將該遮罩層完全移除，以裸露出剩餘的該襯層；薄化裸露出的剩餘的該襯層；以及進行一電漿氧化製程，以氧化該氮化襯層以及薄化後的該襯層。
  2. 如申請專利範圍第1項所述之半導體元件的製作方法，其中形成該遮罩層的步驟更包含對該遮罩層進行一回蝕製程，使得該遮罩層的頂面低於該閘極堆疊結構的該金屬層並讓部分的該襯層裸露而出。
  3. 如申請專利範圍第1項所述之半導體元件的製作方法，其中裸露出的剩餘的該襯層係藉由進行一濕蝕刻製程來薄化。
  4. 如申請專利範圍第1項所述之半導體元件的製作方法，其中薄化後的該襯層厚度小於2奈米(nm)。
  5. 如申請專利範圍第1項所述之半導體元件的製作方法，更包含在該氮化步驟後，在該閘極堆疊結構中至少包含該金屬層的部分被該氮化襯層所覆蓋的情況下進行一低摻雜汲極(LDD)的灰化步驟。
  6. 如申請專利範圍第1項所述之半導體元件的製作方法，其中該氮化步驟包含一電漿氮化製程以及一後氮化回火製程。
  7. 如申請專利範圍第1項所述之半導體元件的製作方法，其中該金屬層的材料為鎢、鎳或鈷。
  8. 如申請專利範圍第1項所述之半導體元件的製作方法，其中該襯層的材料為氧化矽、氮化矽或氮氧化矽。
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