JP4615456B2 - 不揮発性半導体記憶装置、その製造方法、その書き込み方法、その読み出し方法、記録媒体並びに半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に係り、より詳細には、１つのメモリセルに２ビッ
ト（＝４値）以上のデータを記憶させるようにした多値レベル方式の不揮発性半導体記憶
装置に関する。

各種携帯用電子機器や家電製品の多機能化に伴い、１チップ型マイクロコンピュータに
代表されるロジックＬＳＩに、電源との接続を断っても記憶データが保持される不揮発性
半導体記憶装置（メモリ）を集積する技術の重要度が増している。

一般的な不揮発性半導体メモリとしては、電気的に書き換え及び消去が可能なＥＥＰＲ
ＯＭ (Electrically Erasable and Programmable Read Only Memory)や電気的に一括消去
が可能なフラッシュメモリ等が知られている。ＥＥＰＲＯＭもフラッシュメモリも、各々
のメモリセルの構造は基本的には同じＭＯＳ型を使用している。すなわち、半導体基板内
に形成された１対の不純物拡散領域（ソース及びドレイン）の間のチャネル領域上に形成
されたゲート絶縁膜（一般には酸化膜）の上に、電気的に絶縁されたフローティングゲー
トを形成し、更にその上に絶縁膜を介してコントロールゲート（ゲート電極）を設けた構
造を有している。かかるＭＯＳ型の不揮発性メモリでは、コントロールゲートに所定の電
圧を印加してチャネル領域との間に強い電界をかけ、これによってフローティングゲート
に電荷を捕獲させて特定の導電型に帯電させることで、データを記憶させる。もちろん、
電気的な効果によりフローティングゲートに注入された電荷が取り除かれた場合は、元の
状態に戻り、データは消去される。

フローティングゲートとしては典型的にはポリシリコン膜が使用されるが、このポリシ
リコン膜の代わりにシリコン窒化膜を使用しても同様の効果が得られることは知られてい
る。すなわち、ゲート酸化膜とこのゲート酸化膜上に形成したシリコン窒化膜との界面に
存在する捕獲中心（トラップ）に電荷を捕獲させることで、特定の導電型に帯電させる（
つまり、データを記憶させる）ことができる。このシリコン窒化膜上にコントロールゲー
ト電極を形成したものが、ＭＮＯＳ(Metal-Nitride-Oxide Semiconductor) 型の不揮発性
メモリである。

特開平５─５５５９６号公報 特開平９−７４１４６号公報 特開平８−２３５８８６号公報 特開平７−２７３２２７号公報 特開平８−８３８５５号公報 特開平６−１３６２８号公報 特開平７−１６９８６５号公報

しかしながら、ＭＮＯＳ型の不揮発性メモリでは、電荷を捕獲するためのシリコン窒化
膜がコントロールゲート電極に接触しているため、シリコン窒化膜内に蓄積されている電
荷がリークし易いという問題がある。これに対処するために考案されたものが、シリコン
窒化膜とコントロールゲート電極の間に絶縁膜（一般には酸化膜）を形成してなるＭＯＮ
ＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor) 型の不揮発性メモリである。

近年の高集積化によりトランジスタのゲート電極の寸法は１μｍ以下のものが開発され
ている。ＥＥＰＲＯＭにおいても同様にフローティングゲート及びコントロールゲートの
微細化が検討されているが、現状技術では、量産性を考慮すると０．３５〜０．５μｍが
限界であろう。

また、高集積化を図るための別の形態として、素子自体を微細化するのではなく１つの
メモリセルに記憶する情報量を多くするように構成された多値レベル方式の不揮発性半導
体記憶装置（多値メモリ）が開発されている。かかる多値メモリでは、フローティングゲ
ートに蓄積させる電荷量を調整し、記憶すべき情報の内容に合わせてメモリセルのしきい
値を制御するようにしている。従来から知られている２値メモリ（１つのメモリセルに"
１"又は"０"のデータを記憶させるようにしたメモリ）では、例えばフローティングゲー
トに電荷が蓄積されている場合、メモリセルのしきい値は４Ｖ以上となり、コントロール
ゲート電極に３Ｖ、ドレイン領域に５Ｖ、そしてソース領域に０Ｖを印加した場合、ドレ
イン電流は流れない。しかし、フローティングゲートに電荷が蓄積されていない場合、メ
モリセルのしきい値は１Ｖ以下となり、ドレイン電流が流れる。これに対し多値メモリで
は、例えば４値の場合を例にとると、メモリセルのしきい値を０．５Ｖ、１．５Ｖ、２．
５Ｖ及び３．５Ｖに制御することで、情報を記憶させる。かかる多値メモリの構造として
は、上述したフローティングゲート型、ＭＮＯＳ型、ＭＯＮＯＳ型等がある。

しかしながら、多値化にも限界があり、１つのメモリセルに記憶する情報量を多くし過
ぎると、信頼性が低下するといった問題がある。

また、上述したＭＯＮＯＳ型の不揮発性メモリを用いて多値化を図る場合には、ゲート
電極に印加する電圧を適宜変化させることで、シリコン窒化膜に捕獲されるべき電荷量を
調整し、その電荷捕獲量に応じて多段階の記憶状態を実現するようになっている。

しかしこの場合、電荷捕獲膜（この場合、シリコン窒化膜）が薄膜化されるにつれて、
ゲート電極への印加電圧の僅かな変化に起因して、当該電荷捕獲膜に捕獲されるべき電荷
量に大きなばらつきが生じてしまい、そのために電荷捕獲量の調整が極めて困難になると
いった問題があった。また、僅かな電荷捕獲量の差により記憶情報が識別されるため、ト
ラップから電荷が少量リークしただけでも、いわゆる「情報化け」が発生してしまうとい
う問題もあった。

なお、従来知られている技術の一例として、例えば特許文献１（特開平５─５５５９６
号公報）には、電荷を捕獲するためにシリコン酸化膜とシリコン窒化膜とが交互に複数積
層されてなる多層積層膜を備えたＭＯＮＯＳ型の不揮発性メモリが開示されている。この
不揮発性メモリでは、電荷保持性能を向上させて長期間信頼性を維持することを意図とし
ている。しかし、ここに開示された技術は、多値レベルで情報を記憶することを教示する
ものではない。

また、他の技術の一例として、特許文献２（特開平９−７４１４６号公報）には、コン
トロールゲートと半導体基板の間で電荷を蓄積するために２つのシリコン酸化膜の間にシ
リコン窒化膜を挟み込んだＭＯＮＯＳ構造の不揮発性メモリが開示されている。この不揮
発性メモリでは、コントロールゲートへの印加電圧を変化させることで、シリコン窒化膜
に蓄積される電荷量を調整してその蓄積電荷量に応じた多値データの記憶を行うようにし
ている。しかし、ここに開示されたメモリセルは、電荷蓄積層として機能するシリコン窒
化膜を１層のみしか備えていないため、コントロールゲートへの印加電圧の僅かな変化に
起因して、そのシリコン窒化膜に蓄積されるべき電荷量に大きなばらつきが生じる可能性
があり、そのために電荷蓄積量の調整が困難になるといった不利が考えられる。

また、他の技術の一例として、特許文献３（特開平８−２３５８８６号公報）には、フ
ローティングゲート型又はＭＮＯＳ型の不揮発性メモリにおいて電荷蓄積層を備えたメモ
リセルに３値以上のデータを記憶させるようにした技術が開示されている。しかし、ここ
に開示された技術においても、電荷蓄積層として機能するフローティングゲート又はシリ
コン窒化膜は１層のみしか設けられていないため、上述したように蓄積電荷量のばらつき
に起因して電荷蓄積量の調整が困難になるといった不利が考えられる。

また、他の技術の一例として、特許文献４（特開平７−２７３２２７号公報）には、コ
ントロールゲートとチャネル領域の間に電荷蓄積層として機能するフローティングゲート
を２層設けた構造の不揮発性メモリが開示されている。ここに開示された不揮発性メモリ
では、２層のフローティングゲートに注入すべき電荷の量を調整することで多値データの
記憶を行うようにしており、メモリセルのしきい電圧は、多値が１つ増加する毎に一定値
ずつ変化するように制御がなされている。フローティングゲート型の不揮発性メモリでは
、ＭＮＯＳ型、ＭＯＮＯＳ型の不揮発性メモリと同様、蓄積した電荷がリークすることに
起因して、設定したしきい電圧が低下し、「情報化け」が発生するという問題がある。特
に、しきい電圧が高いほど、電荷のリークに起因するしきい電圧の低下量は大きくなり、
「情報化け」の可能性もより一層高くなる。ここに開示された技術では、多値が１つ増加
する毎にしきい電圧は一定値ずつ変化しているので、特にしきい電圧が高い場合の記憶情
報については、「情報化け」の可能性が高くなるといった不利が考えられる。

また、他の技術の一例として、特許文献５（特開平８−８３８５５号公報）には、上述
した特許文献４（特開平７−２７３２２７号公報）と同様、電荷蓄積層として機能するフ
ローティングゲートを２層備えた不揮発性メモリが開示されている。ここに開示された技
術においても、上述したものと同様の問題が考えられる。

また、他の技術の一例として、特許文献６（特開平６−１３６２８号公報）には、半導
体基板上に設けられた凸状部分又は凹状部分の側面に電荷蓄積層として機能するシリコン
窒化膜を形成し、このシリコン窒化膜を覆ってゲート電極を設けた構造を有するＭＮＯＳ
型又はＭＯＮＯＳ型の半導体メモリが開示されている。この半導体メモリでは、集積度を
高め、作製歩留りを向上させることを意図としている。しかし、ここに開示された技術は
、多値レベルで情報を記憶することを一切教示していない。また、電荷蓄積層として機能
するシリコン窒化膜は１層のみしか設けられていないため、上述したように蓄積電荷量の
ばらつきに起因して電荷蓄積量の調整が困難になるといった不利が考えられる。

また、他の技術の一例として、特許文献７（特開平７−１６９８６５号公報）には、上
述した特許文献６（特開平６−１３６２８号公報）と同様、半導体基板上に設けられた凸
状部分又は凹状部分の側面に電荷蓄積層として機能するフローティングゲートを形成し、
このフローティングゲートを覆ってコントロールゲートを設けた構造を有する不揮発性メ
モリが開示されている。ここに開示された技術においても、上述したものと同様の問題が
考えられる。

本発明の主な目的は、電荷捕獲量の調整を容易に且つ確実に実現可能とし、情報化け等
の不都合の発生を防止して所望の多値情報を記憶することができる不揮発性半導体記憶装
置を提供することにある。

本発明の他の目的は、メモリセル面積の更なる縮小化と共に製造工程の簡略化を図るこ
とができる不揮発性半導体記憶装置を提供することにある。

本発明の更に他の目的は、上記の不揮発性半導体記憶装置の製造方法及び前記装置にお
けるデータの書き込み／読み出し方法を提供することにある。

本発明の不揮発性半導体記憶装置は、不揮発性のメモリセルを有する不揮発性半導体記憶装置であって、前記メモリセルは、一導電型の半導体基板と、前記半導体基板に形成された反対導電型の１対のソース／ドレイン領域と、前記１対のソース／ドレイン領域の間のチャネル領域上に形成された電荷捕獲膜と、前記電荷捕獲膜上に形成されたコントロール電極として機能するゲート電極とを備え、前記電荷捕獲膜は、少なくとも４層の絶縁膜と３層の電荷蓄積層とを含み、前記絶縁膜の層間に前記電荷蓄積層が形成されて両者が交互に積層された多層構造を有し、前記少なくとも４層の絶縁膜のうち最下層の絶縁膜はゲート絶縁膜として形成されており、前記少なくとも３層の電荷蓄積膜の各々における電荷の捕獲状態に対応したそれぞれ異なる複数のしきい電圧が設定され、前記複数のしきい電圧に応じて少なくとも４種類の記憶状態が規定されている。

本発明の不揮発性半導体記憶装置において、前記電荷捕獲膜に含まれる前記少なくとも４層の絶縁膜は、上層側の絶縁膜の膜厚が下層側の絶縁膜の膜厚よりも厚く形成されて、前記少なくとも４層の絶縁膜の各膜厚が上層側に向かって順次厚くなるように形成される。

本発明の不揮発性半導体記憶装置において、前記電荷捕獲膜に含まれる前記少なくとも３層の電荷蓄積層は、上層側の電荷蓄積層の膜厚が下層側の電荷蓄積層の膜厚よりも厚く形成されて、前記少なくとも３層の電荷蓄積層の各膜厚が上層側に向かって順次厚くなるように形成される。

本発明の不揮発性半導体記憶装置の一態様例においては、前記電荷捕獲膜の最上層は、前記少なくとも４層の絶縁膜のうち最上層の絶縁膜である。

本発明の不揮発性半導体記憶装置の一態様例において、前記電荷捕獲膜は、前記半導体基板上に平坦な形状で形成されている。

本発明の不揮発性半導体記憶装置の一態様例においては、前記絶縁膜は酸化膜で形成され、前記電荷蓄積層は窒化膜で形成されており、各窒化膜とその下層の酸化膜との界面に存在するトラップに電荷が捕獲される。

この場合、前記電荷捕獲膜における各酸化膜の膜厚がその下層側の酸化膜の膜厚よりも厚く形成され、上層側に向かって順次厚くなるように形成されている。あるいは、前記電荷捕獲膜における各窒化膜の膜厚がその下層側の窒化膜の膜厚よりも厚く形成され、上層側に向かって順次厚くなるように形成されている。

本発明の不揮発性半導体記憶装置の一態様例においては、前記絶縁膜は酸化膜で形成され、前記電荷蓄積層はフローティングゲートとして機能するポリシリコン膜で形成されており、各ポリシリコン膜とその下層の酸化膜との界面に存在するトラップに電荷が捕獲される。

この場合、前記電荷捕獲膜における各酸化膜の膜厚がその下層側の酸化膜の膜厚よりも厚く形成され、上層側に向かって順次厚くなるように形成されている。あるいは、前記電荷捕獲膜における各ポリシリコン膜の膜厚がその下層側のポリシリコン膜の膜厚よりも厚く形成され、上層側に向かって順次厚くなるように形成されている。

本発明の不揮発性半導体記憶装置の一態様例においては、前記複数のしきい電圧は、しきい電圧が高くなればなるほど、しきい電圧間の電圧差が大きくなるように設定されている。

本発明の不揮発性半導体記憶装置の一態様例においては、データ書き込み時に、前記半導体基板から所望とする前記電荷蓄積層までの絶縁膜厚と前記ゲート電極への印加電圧との比が一定となるようにして、前記複数のしきい電圧が制御される。

本発明の不揮発性半導体記憶装置の一態様例においては、前記電荷捕獲膜は、前記半導体基板の所定の位置に凹部状に形成されたトレンチの１つの側壁と前記側壁に接している底部の一部の領域とにまたがるようにＬ字形状で形成されている。

本発明の不揮発性半導体記憶装置の一態様例においては、前記１対のソース／ドレイン領域の一方は、前記トレンチの底部の領域のうち前記ゲート電極が形成されている領域以外の領域において前記ゲート電極との間に前記電荷捕獲膜を介して形成され、前記１対のソース／ドレイン領域の他方は、前記半導体基板で前記トレンチが形成されている領域以外の領域において前記ゲート電極との間に前記電荷捕獲膜を介して形成されている。

本発明の不揮発性半導体記憶装置の一態様例においては、前記絶縁膜は酸化膜で形成さ
れ、前記電荷蓄積層は窒化膜で形成されており、各窒化膜とその下層の酸化膜との界面に
存在するトラップに電荷が捕獲される。

本発明の不揮発性半導体記憶装置の一態様例においては、前記電荷捕獲膜における各酸化膜の膜厚がその下層側の酸化膜の膜厚よりも厚く形成され、上層側に向かって順次厚くなるように形成されている。

本発明の不揮発性半導体記憶装置の一態様例においては、前記電荷捕獲膜における各窒化膜の膜厚がその下層側の窒化膜の膜厚よりも厚く形成され、上層側に向かって順次厚くなるように形成されている。

本発明の不揮発性半導体記憶装置の一態様例においては、前記絶縁膜は酸化膜で形成さ
れ、前記電荷蓄積層はフローティングゲートとして機能するポリシリコン膜で形成されて
おり、各ポリシリコン膜とその下層の酸化膜との界面に存在するトラップに電荷が捕獲さ
れる。

本発明の不揮発性半導体記憶装置の一態様例においては、前記電荷捕獲膜における各酸化膜の膜厚がその下層側の酸化膜の膜厚よりも厚く形成され、上層側に向かって順次厚くなるように形成されている。

本発明の不揮発性半導体記憶装置の一態様例においては、前記電荷捕獲膜における各ポリシリコン膜の膜厚がその下層側のポリシリコン膜の膜厚よりも厚く形成され、上層側に向かって順次厚くなるように形成されている。

本発明の不揮発性半導体記憶装置の一態様例において、前記電荷捕獲膜は、ｎを４以上の自然数として、ｎ層の絶縁膜と（ｎ−１）層の電荷蓄積層とが交互に積層されてなり、ｎ種類の異なる記憶状態を規定する。

本発明の不揮発性半導体記憶装置の一態様例においては、ｍを２以上の自然数として、
ｎ＝２^m に設定されている。

本発明の不揮発性半導体記憶装置の製造方法は、電荷捕獲膜中の少なくとも３層の電荷蓄積層の各々における電荷の捕獲状態に対応したそれぞれ異なる複数のしきい電圧が設定され、前記複数のしきい電圧に応じて少なくとも４種類の記憶状態が規定されるメモリセルを含む不揮発性半導体記憶装置の製造方法であって、半導体基板上の所定の領域において、第１の絶縁膜、前記電荷蓄積層として機能する第１の誘電体膜、記第１の絶縁膜よりも膜厚が厚い第２の絶縁膜、前記電荷蓄積層として機能する第２の誘電体膜、前記第２の絶縁膜よりも膜厚が厚い第３の絶縁膜、前記電荷蓄積層として機能する第３の誘電体膜、及び前記第３の絶縁膜よりも膜厚が厚い第４の絶縁膜を順次堆積させ、前記絶縁膜の各膜厚が上層側に向かって順次厚くなっている多層膜を形成する工程と、前記多層膜上に導電層を形成し、更にその上にゲート電極の形状に合ったレジストを形成する工程と、前記レジストをマスクとして前記多層膜及び前記導電層を除去し、前記レジストの形状に合った前記電荷捕獲膜及びゲート電極を形成する工程と、前記レジストをマスクとして前記半導体基板の表面領域に前記半導体基板とは反対導電型の不純物を注入し、ソース領域及びドレイン領域を形成する工程とを含む。

本発明の不揮発性半導体記憶装置の製造方法の一態様例においては、前記多層膜を形成
する工程は、前記第１〜第４の絶縁膜として酸化膜を形成する工程と、前記第１〜第３の
誘電体膜として窒化膜を形成する工程を含む。

本発明の不揮発性半導体記憶装置の製造方法の一態様例においては、前記第２〜第４の各酸化膜の膜厚をその下層側の酸化膜の膜厚よりも厚く形成し、上層側へ向かって順次厚くなるように形成する。

本発明の不揮発性半導体記憶装置の製造方法の一態様例においては、前記第１〜第３の各窒化膜の膜厚をその下層側の窒化膜の膜厚よりも厚く形成し、上層側に向かって順次厚くなるように形成する。

本発明の不揮発性半導体記憶装置の製造方法の一態様例において、前記多層膜を形成す
る工程は、前記第１〜第４の絶縁膜として酸化膜を形成する工程と、前記第１〜第３の誘
電体膜としてポリシリコン膜を形成する工程を含む。

本発明の不揮発性半導体記憶装置の製造方法の一態様例においては、前記第２〜第４の各酸化膜の膜厚をその下層側の酸化膜の膜厚よりも厚く形成し、上層側に向かって順次厚くなるように形成する。

本発明の不揮発性半導体記憶装置の製造方法の一態様例においては、前記第１〜第３の各ポリシリコン膜の膜厚をその下層側のポリシリコン膜の膜厚よりも厚く形成し、上層側に向かって順次厚くなるように形成する。

本発明の不揮発性半導体記憶装置の製造方法は、電荷捕獲膜中の少なくとも３層の電荷蓄積層の各々における電荷の捕獲状態に対応したそれぞれ異なる複数のしきい電圧が設定され、前記複数のしきい電圧に応じて少なくとも４種類の記憶状態が規定されるメモリセルを含む不揮発性半導体記憶装置の製造方法であって、半導体基板の所定の位置に凹部状にトレンチを形成する工程と、前記半導体基板の表面全体を覆うように、第１の絶縁膜、前記電荷蓄積層として機能する第１の誘電体膜、前記第１の絶縁膜よりも膜厚が厚い第２の絶縁膜、前記電荷蓄積層として機能する第２の誘電体膜、前記第２の絶縁膜よりも膜厚が厚い第３の絶縁膜、前記電荷蓄積層として機能する第３の誘電体膜、及び前記第３の絶縁膜よりも膜厚が厚い第４の絶縁膜を順次堆積させ、前記絶縁膜の各膜厚が上層側に向かって順次厚くなっている多層膜を形成する工程と、前記多層膜を覆うように導電層を形成する工程と、前記導電層を形成した領域全面に対して異方性のドライエッチングを行い、前記トレンチの１つの側壁と前記側壁に接している底部の一部の領域とにまたがるようにＬ字形状の前記電荷捕獲膜及びゲート電極を形成する工程と、前記ゲート電極の領域のみマスクして前記半導体基板の表面領域に前記半導体基板とは反対導電型の不純物を注入し、ソース領域及びドレイン領域を形成する工程とを含む。

本発明の不揮発性半導体記憶装置の製造方法の一態様例においては、前記ソース領域を
、前記トレンチの底部の領域のうち前記ゲート電極が形成されている領域以外の領域にお
いて前記ゲート電極との間に前記電荷捕獲膜を介して形成し、前記ドレイン領域を、前記
半導体基板上で前記トレンチが形成されている領域以外の領域において前記ゲート電極と
の間に前記電荷捕獲膜を介して形成する。

本発明の不揮発性半導体記憶装置の製造方法の一態様例においては、前記多層膜を形成
する工程は、前記第１〜第４の絶縁膜として酸化膜を形成する工程と、前記第１〜第３の
誘電体膜として窒化膜を形成する工程を含む。

本発明の不揮発性半導体記憶装置の製造方法の一態様例においては、前記第２〜第４の各酸化膜の膜厚をその下層側の酸化膜の膜厚よりも厚く形成し、上層側に向かって順次厚くなるように形成する。

本発明の不揮発性半導体記憶装置の製造方法の一態様例においては、前記第１〜第３の各窒化膜の膜厚をその下層側の窒化膜の膜厚よりも厚く形成し、上層側に向かって順次厚くなるように形成する。

本発明の不揮発性半導体記憶装置の製造方法の一態様例においては、前記多層膜を形成
する工程は、前記第１〜第４の絶縁膜として酸化膜を形成する工程と、前記第１〜第３の
誘電体膜としてポリシリコン膜を形成する工程を含む。

本発明の不揮発性半導体記憶装置の製造方法の一態様例においては、前記第２〜第４の各酸化膜の膜厚をその下層側の酸化膜の膜厚よりも厚く形成し、上層側に向かって順次厚くなるように形成する。

本発明の不揮発性半導体記憶装置の製造方法の一態様例においては、前記第１〜第３の各ポリシリコン膜の膜厚をその下層側のポリシリコン膜の膜厚よりも厚く形成し、上層側に向かって順次厚くなるように形成する。

本発明の不揮発性半導体記憶装置の書き込み方法は、一導電型の半導体基板と、前記半導体基板に形成された反対導電型のソース領域及びドレイン領域と、前記ソース領域及びドレイン領域の間のチャネル領域上に形成された電荷捕獲膜と、前記電荷捕獲膜上に形成されたゲート電極とを備えた不揮発性のメモリセルであって、前記電荷捕獲膜は、少なくとも４層の絶縁膜とそれぞれ電荷蓄積層として機能する少なくとも３層の誘電体膜とが交互に積層された多層構造を有し、前記少なくとも４層の絶縁膜は、上層側の絶縁膜の膜厚が下層側の絶縁膜の膜厚よりも厚く形成されて、前記少なくとも４層の絶縁膜の各膜厚が上層側に向かって順次厚くなるように形成され、前記少なくとも３層の誘電体膜の各々における電荷の捕獲状態に対応したそれぞれ異なる複数のしきい電圧が設定され、前記複数のしきい電圧に応じて少なくとも４種類の記憶状態が規定されるメモリセル、を複数含んで構成される不揮発性半導体記憶装置において前記複数のメモリセルにデータを書き込むときの書き込み方法であって、書き込みデータの値に応じて前記メモリセルの各部位に印加すべき書き込み電圧を設定するステップを有し、前記ステップは、前記書き込みデータの一部のデータに関しては、当該データの値に応じた電荷を捕獲する前記誘電体膜より下層側の前記絶縁膜についてはトンネリング可能で且つ当該誘電体膜よりも上層側の前記絶縁膜についてはトンネリング不可である所定電圧を前記ゲート電極に印加するサブステップを含む。

本発明の不揮発性半導体記憶装置の書き込み方法の一態様例においては、前記書き込み
電圧を設定するステップは、前記書き込みデータの他のデータに関しては、前記少なくと
も３層の誘電体膜のいずれにも電荷が捕獲されていない状態を作り出すように前記メモリ
セルの各部位にそれぞれ電圧を印加するサブステップを含む。

本発明の不揮発性半導体記憶装置の書き込み方法の一態様例においては、前記サブステップにおいて前記ゲート電極に印加する所定電圧は、前記半導体基板から所望とする前記誘電体膜までの絶縁膜厚と前記所定電圧との比が一定となる値に、前記データを書き込むメモリセル毎に決定される。

本発明の不揮発性半導体記憶装置の読み出し方法は、一導電型の半導体基板と、前記半導体基板に形成された反対導電型のソース領域及びドレイン領域と、前記ソース領域及びドレイン領域の間のチャネル領域上に形成された電荷捕獲膜と、前記電荷捕獲膜上に形成されたゲート電極とを備えた不揮発性のメモリセルであって、前記電荷捕獲膜は、少なくとも４層の絶縁膜とそれぞれ電荷蓄積層として機能する少なくとも３層の誘電体膜とが交互に積層された多層構造を有し、前記少なくとも４層の絶縁膜は、上層側の絶縁膜の膜厚が下層側の絶縁膜の膜厚よりも厚く形成されて、前記少なくとも４層の絶縁膜の各膜厚が上層側に向かって順次厚くなるように形成され、前記少なくとも３層の誘電体膜の各々における電荷の捕獲状態に対応したそれぞれ異なる複数のしきい電圧が設定され、前記複数のしきい電圧に応じて少なくとも４種類の記憶状態が規定されるメモリセル、を複数含んで構成される不揮発性半導体記憶装置において前記メモリセルに記憶されたデータを読み出すときの読み出し方法であって、読み出しデータの値に応じてそれぞれ設定されたしきい電圧の複数の連続する電圧範囲に対して、前記メモリセルの記憶状態が、前記複数の電圧範囲を２つに分けた電圧範囲のいずれに属するかを判定するために前記ゲート電極に所定の第１の電圧を印加するステップと、前記ソース領域と前記ドレイン領域の間に流れる電流を検出し、しきい電圧が前記第１の電圧よりも高いか否かを判定するステップと、前記判定された結果に基づいて、前記メモリセルの記憶状態が属する電圧範囲を特定するステップと、前記特定された電圧範囲に対して、前記メモリセルの記憶状態が、前記特定された電圧範囲を２つに分けた電圧範囲のいずれに属するかを判定するために前記ゲート電極に所定の第２の電圧を印加するステップと、前記ソース領域と前記ドレイン領域の間に流れる電流を検出し、しきい電圧が前記第２の電圧よりも高いか否かを判定するステップと、前記判定された結果に基づいて、前記メモリセルの記憶状態が属する電圧範囲を特定するステップとを含み、以降、前記メモリセルの記憶状態が属する唯一つの電圧範囲が特定されるまで上記各ステップを繰り返す。

本発明の記録媒体は、上記データの書き込み方法の処理手順を規定したプログラムを記
録し、コンピュータにより読み取り可能とされている。

本発明の記録媒体の一態様例は、上記データの読み出し方法の処理手順を規定したプロ
グラムを記録し、コンピュータにより読み取り可能とされたものである。

本発明の半導体記憶装置は、半導体基板と、前記半導体基板に互いに離間して形成された第１の不純物拡散層と第２の不純物拡散層からなる一対の不純物拡散層と、これら不純物拡散層間の前記半導体基板上に形成された電荷捕獲膜と、この電荷捕獲膜上に形成されたコントロール電極として機能するゲート電極とを少なくとも備えたメモリセルであって、前記電荷捕獲膜は、第１の絶縁膜と、電荷蓄積層として機能する第１の電荷蓄積膜と、前記第１の絶縁膜よりも膜厚が厚い第２の絶縁膜と、電荷蓄積層として機能する第２の電荷蓄積膜と、前記第２の絶縁膜よりも膜厚が厚い第３の絶縁膜と、電荷蓄積層として機能する第３の電荷蓄積膜と、前記第３の絶縁膜よりも膜厚が厚い第４の絶縁膜と、を順次積層して形成され、前記絶縁膜の各膜厚が上層側に向かって順次厚くなっている、メモリセルを含むと共に、前記ゲート電極と前記第１、第２の不純物拡散層の各々に所定の電圧を印加する電圧印加手段を含んで構成され、前記電圧印加手段は、前記第１、第２、第３の電荷蓄積膜における電荷の蓄積状態を段階的に変化させる電荷蓄積可変手段を備え、前記電荷蓄積膜の各々における電荷の捕獲状態に対応したそれぞれ異なる複数のしきい電圧が設定され、前記複数のしきい電圧に応じて少なくとも４種類の記憶状態が規定される。

本発明の半導体記憶装置は、半導体基板と、前記半導体基板に互いに離間して形成された第１の不純物拡散層と第２の不純物拡散層からなる一対の不純物拡散層と、これら不純物拡散層間の前記半導体基板上に形成された電荷捕獲膜と、この電荷捕獲膜上に形成されたコントロール電極として機能するゲート電極とを少なくとも備えたメモリセルであって、前記電荷捕獲膜は、第１の絶縁膜と、電荷蓄積層として機能する第１の電荷蓄積膜と、前記第１の絶縁膜よりも膜厚が厚い第２の絶縁膜と、電荷蓄積層として機能する第２の電荷蓄積膜と、前記第２の絶縁膜よりも膜厚が厚い第３の絶縁膜と、電荷蓄積層として機能する第３の電荷蓄積膜と、前記第３の絶縁膜よりも膜厚が厚い第４の絶縁膜と、を順次積層して形成され、前記絶縁膜の各膜厚が上層側に向かって順次厚くなっている、メモリセルを含んで構成され、前記電荷蓄積膜の各々における電荷の捕獲状態に対応したそれぞれ異なる複数のしきい電圧が設定され、前記複数のしきい電圧に応じて少なくとも４種類の記憶状態が規定される。

本発明の半導体記憶装置の一態様例においては、前記電荷蓄積膜の材料が、窒化膜である。

本発明の半導体記憶装置の一態様例においては、前記電荷蓄積膜の材料が、それぞれ窒化膜又は導電性珪素膜のどちらか一方の材料からなる。

本発明の半導体記憶装置の一態様例においては、前記第１、第２、第３、第４の絶縁膜が、酸化膜を含む絶縁膜であり、前記第１、第２、第３の電荷蓄積膜膜が、窒化膜又は珪素のどちらか一方の薄膜から形成されてなる。

本発明の半導体記憶装置の一態様例においては、前記第１、第２、第３、第４の絶縁膜の内、少なくとも一つの膜が、高誘電体膜又は強誘電体膜である。

本発明の半導体記憶装置の一態様例においては、前記第１、第２、第３、第４の絶縁膜の内、少なくとも一つの膜が、ＰＺＴ（ジルコン酸チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸鉛ランタン）、チタン酸バリウム、チタン酸パラジウム、チタン酸バリウムストロンチウム薄膜、チタン酸ビスマス、ジルコン酸チタン酸鉛、タンタル酸化物、Ｔａ _２ Ｏ _５ ＢＳＴＯの内、少なくとも一つの材料からなる。

本発明の半導体記憶装置の一態様例においては、前記電荷蓄積可変手段は、前記各電荷蓄積膜を、それぞれ少なくとも２つの異なる記憶状態に設定する記憶状態可変手段を備える。

本発明の半導体記憶装置の一態様例においては、前記第１の電荷蓄積膜の表層が、凹凸
形状である。

本発明の半導体記憶装置の一態様例においては、前記各電荷蓄積膜の内、少なくとも１つの電荷蓄積膜表層が、凹凸形状である。

本発明の半導体記憶装置の一態様例においては、前記第１の絶縁膜表層が、凹凸形状で
ある。

本発明の半導体記憶装置の一態様例においては、前記各絶縁膜の内、少なくとも１つの絶縁膜表層が、凹凸形状を備える。

本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に互いに離間して形成された第１の不純物拡散層と第２の不純物拡散層からなる一対の不純物拡散層と、これら不純物拡散層間の前記半導体基板上に形成された電荷捕獲膜と、この電荷捕獲膜上に形成されたコントロール電極として機能するゲート電極とを少なくとも備えたメモリセルであって、前記電荷捕獲膜は、第１の絶縁膜と、電荷蓄積層として機能する第１の電荷蓄積膜と、前記第１の絶縁膜よりも膜厚が厚い第２の絶縁膜と、電荷蓄積層として機能する第２の電荷蓄積膜と、前記第２の絶縁膜よりも膜厚が厚い第３の絶縁膜と、電荷蓄積層として機能する第３の電荷蓄積膜と、前記第３の絶縁膜よりも膜厚が厚い第４の絶縁膜と、を順次積層して形成され、前記絶縁膜の各膜厚が上層側に向かって順次厚くなっており、前記第１、第２、第３、第４の絶縁膜の内、少なくとも一つの膜が高誘電体膜又は強誘電体膜である、メモリセルを含んで構成され、前記電荷蓄積膜の各々における電荷の捕獲状態に対応したそれぞれ異なる複数のしきい電圧が設定され、前記複数のしきい電圧に応じて少なくとも４種類の記憶状態が規定される。

本発明の不揮発性半導体記憶装置の一態様例においては、前記ゲート電極と前記第１、第２の不純物拡散層の各々に所定の電圧を印加する電圧印加手段を含み、前記電圧印加手段は、前記第１、第２、第３の電荷蓄積膜における電荷の蓄積状態を段階的に変化させる電荷蓄積可変手段を備える。

本発明の不揮発性半導体記憶装置の一態様例においては、前記絶縁膜が、ＰＺＴ（ジルコン酸チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸鉛ランタン）、チタン酸バリウム、チタン酸パラジウム、チタン酸バリウムストロンチウム薄膜、チタン酸ビスマス、ジルコン酸チタン酸鉛、タンタル酸化物、Ｔａ_２ Ｏ_５ ＢＳＴＯの内、少なくとも一つの材料から形成されている。

本発明の不揮発性半導体記憶装置の一態様例においては、前記高誘電体膜又は強誘電体膜が、ＰＺＴ（ジルコン酸チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸鉛ランタン）、チタン酸バリウム、チタン酸パラジウム、チタン酸バリウムストロンチウム薄膜、チタン酸ビスマス、ジルコン酸チタン酸鉛、タンタル酸化物、Ｔａ_２ Ｏ_５ ＢＳＴＯの内、少なくとも一つの材料から形成されている。

本発明の半導体記憶装置の一態様例においては、前記第１、第２、第３の絶縁膜の内、
少なくとも一つの膜が、高誘電体膜、強誘電体膜の内、いずれか一方の誘電体膜で形成さ
れ、前記誘電体膜が、ＰＺＴ（ジルコン酸チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸
鉛ランタン）、チタン酸バリウム、チタン酸パラジウム、チタン酸バリウムストロンチウ
ム薄膜、チタン酸ビスマス、ジルコン酸チタン酸鉛、タンタル酸化物、Ｔａ₂ Ｏ₅ ＢＳＴ
Ｏの内、少なくとも一つの材料からなる。

本発明によれば、電荷捕獲膜の調節を容易かつ確実に行い、情報ばけ等の不都合の発生
を防止して所望の多値情報を記憶することを可能とし、電荷捕獲膜が積層構造を有するた
めに小さなサイズのチップに極めて高い集積度をもつ不揮発性半導体記憶装置を実現する
ことができる。

以下、本発明の好適な実施形態について図面を参照しながら説明する。

（第１の実施形態）図１は本発明の第１の実施形態に係る不揮発性半導体記憶装置の主
要部（ここではメモリセル）の構成を概略的な断面図の形で示したものである。

図１に示すように、第１の実施形態の不揮発性半導体記憶装置におけるメモリセルは、
ｐ型の半導体（例えばシリコン）基板１と、半導体基板１上においてフィールド酸化膜等
の素子分離構造により画定された素子形成領域２の表面部分に形成された１対の高濃度ｎ
型不純物の拡散領域（ソース領域３及びドレイン領域４）と、ソース領域３とドレイン領
域４との間のチャネル領域Ｃ上にパターン形成された電荷捕獲用の多層膜（電荷捕獲膜）
５と、この電荷捕獲膜５上にパターン形成されたコントロール電極として機能するゲート
電極６とを備えて構成されている。電荷捕獲膜５は、ゲート絶縁膜として機能するシリコ
ン酸化膜（ゲート酸化膜）１１と、このゲート酸化膜１１上に順次積層されて形成された
誘電体膜（本実施形態ではシリコン窒化膜）１２、シリコン酸化膜１３、誘電体膜（シリ
コン窒化膜）１４、シリコン酸化膜１５、誘電体膜（シリコン窒化膜）１６及びシリコン
酸化膜１７とを備えて構成されている。すなわち、電荷捕獲膜５は、シリコン酸化膜１１
、１３、１５及び１７と、電荷蓄積層として機能するシリコン窒化膜１２、１４及び１６
とが交互に積層された多層構造を有している。つまり本実施形態では、ＭＯＮＯＳ構造の
メモリセルを使用している。

以下、本実施形態の不揮発性半導体記憶装置の製造方法について図２及び図３を参照し
ながら説明する。

先ず、図２（ａ）に示すように、ｐ型の半導体基板１の上に、フィールド酸化膜やフィ
ールドシールド素子分離構造等の図示しない素子分離構造を形成して素子形成領域２を画
定する。次いで、素子形成領域２における半導体基板１の表面を熱酸化して、膜厚が８．
０ｎｍ程度のゲート酸化膜１１を形成する。

次に、図２（ｂ）に示すように、減圧ＣＶＤ法を用いて、ゲート酸化膜１１上に膜厚１
０．０ｎｍ程度のシリコン窒化膜１２を形成する。次いで、このシリコン窒化膜１２の２
０％程度の上層部位を熱酸化し、膜厚５．０ｎｍ程度のシリコン酸化膜１３を形成する。
次いで、シリコン酸化膜１３上にシリコン窒化膜１２と同様のシリコン窒化膜１４を形成
し、このシリコン窒化膜１４の上層部位を熱酸化してシリコン酸化膜１３と同様のシリコ
ン酸化膜１５を形成する。更に、シリコン酸化膜１５上にシリコン窒化膜１２、１４と同
様のシリコン窒化膜１６を形成し、このシリコン窒化膜１６の上層部位を熱酸化してシリ
コン酸化膜１３、１５と同様のシリコン酸化膜１７を形成する。

次に、図２（ｃ）に示すように、ＣＶＤ法を用いて、シリコン酸化膜１７上にポリシリ
コン層２１を形成する。次いで、ポリシリコン層２１上にフォトレジストを塗布し、この
フォトレジストをフォトリソグラフィにより加工してゲート電極の形状に合ったレジスト
２２を形成する。

次に、図３（ａ）に示すように、レジスト２２をマスクとして、ポリシリコン層２１、
シリコン酸化膜１７、シリコン窒化膜１６、シリコン酸化膜１５、シリコン窒化膜１４、
シリコン酸化膜１３、シリコン窒化膜１２及びゲート酸化膜１１をドライエッチングし、
素子形成領域２における半導体基板１上にレジスト２２の形状に合った電荷捕獲膜５及び
ゲート電極６を形成する。

最後に、図３（ｂ）に示すように、ポリシリコン層２１をマスクとして、半導体基板１
の表面領域に高濃度のｎ型不純物、例えばリン（Ｐ）又は砒素（Ａｓ）をイオン注入する
。次いで、レジスト２２を灰化処理等により除去する。次いで、半導体基板１をアニール
処理して、１対の不純物拡散領域、すなわちソース領域３及びドレイン領域４を形成する
。これによって、半導体基板１のソース領域３とドレイン領域４との間にチャネル領域Ｃ
が形成される。

このようにして、本実施形態におけるメモリセルが作製される。この後、公知の技術を
用いて層間絶縁膜や種々の配線等を形成し、本実施形態の不揮発性半導体記憶装置を完成
させる。

本実施形態におけるメモリセルには、以下に詳述するように、２ビットのデータ、すな
わち"００"、"０１"、"１０"及び"１１"の４値のデータを記憶させることができる。すな
わち、電荷捕獲膜５において、シリコン窒化膜１２とその下層のゲート酸化膜１１との界
面、シリコン窒化膜１４とその下層のシリコン酸化膜１３との界面、及びシリコン窒化膜
１６とその下層のシリコン酸化膜１５との界面にそれぞれ存在するトラップＴ１、Ｔ２及
びＴ３（図４参照）に、ゲート電極６に印加する電圧の大きさに応じた電荷が捕獲され、
各トラップにおける電荷の捕獲状態に応じて４つの記憶状態が規定される。具体的には、
トラップＴ１〜Ｔ３のいずれにも電荷が捕獲されていない状態がデータ"００"として規定
され、トラップＴ１のみに電荷が捕獲された状態がデータ"０１"として、トラップＴ１及
びＴ２のみに電荷が捕獲された状態がデータ"１０"として、トラップＴ１〜Ｔ３の全てに
電荷が捕獲された状態がデータ"１１"としてそれぞれ規定される。

以下、本実施形態の不揮発性半導体記憶装置におけるデータの書き込み方法について図
４及び図５を参照しながら説明する。なお、図４は電荷捕獲膜５における電荷蓄積層（こ
こではシリコン窒化膜１２、１４及び１６）における電荷（ここでは電子）の捕獲状態を
模式的に示したものであり、また、図５はデータの書き込み方法の一例を表したフローチ
ャートである。

図５を参照すると、先ずステップＳ１では、書き込みデータの値に応じた書き込み電圧
（つまり、メモリセルの各部位に印加すべき電圧）を設定する。これは、データ"０１"、
"１０"又は"１１"を書き込む場合と、データ"００"を書き込む場合とで、それぞれ書き込
み電圧の設定が異なる。

データとして"０１"、"１０"又は"１１"を書き込む場合には、ステップＳ２に示すよう
に、ゲート電極に、データの値に応じた電荷（ここでは電子）を捕獲する電荷蓄積層（こ
こではシリコン窒化膜）より下層側の酸化膜についてはトンネリング可能で且つそれより
上層側の酸化膜についてはトンネリング不可の所定電圧を印加する。

具体的には、例えばデータ"０１"を書き込む場合、ソース領域３、ドレイン領域４及び
半導体基板１を接地電位とし、ゲート電極６には、電子がゲート酸化膜１１をトンネリン
グすることが可能で且つシリコン酸化膜１３をトンネリングすることは不可能な所定電圧
、例えば４Ｖ程度を印加する。この時、ゲート電極６とチャネル領域Ｃとの間に発生する
電界により、チャネル領域Ｃに存在する電子が高エネルギー状態となり、一部の電子がゲ
ート酸化膜１１をトンネリングする。しかし、この電子は、シリコン酸化膜１３をもトン
ネリングするほどのエネルギーを有していないため、シリコン窒化膜１２内のトラップＴ
１に捕獲される。これは、メモリセルにデータ"０１"が記憶されたことを意味する。

同様に、データ"１０"を書き込む場合、ソース領域３、ドレイン領域４及び半導体基板
１を接地電位とし、ゲート電極６には、電子がゲート酸化膜１１及びシリコン酸化膜１３
をトンネリングすることが可能で且つシリコン酸化膜１５をトンネリングすることは不可
能な所定電圧、例えば６Ｖ程度を印加する。この時、ゲート電極６とチャネル領域Ｃとの
間に発生する電界により、チャネル領域Ｃに存在する電子が高エネルギー状態となり、一
部の電子がゲート酸化膜１１をトンネリングし、更にその中の一部の電子がシリコン窒化
膜１２内のトラップＴ１に捕獲される。そして、捕獲されなかった電子はシリコン酸化膜
１３をトンネリングする。しかし、この電子は、シリコン酸化膜１５をもトンネリングす
るほどのエネルギーを有していないため、シリコン窒化膜１４内のトラップＴ２に捕獲さ
れる。結局、シリコン窒化膜１２及び１４の各トラップＴ１及びＴ２に電子が捕獲される
。これは、メモリセルにデータ"１０"が記憶されたことを意味する。

同様に、データ"１１"を書き込む場合、ソース領域３、ドレイン領域４及び半導体基板
１を接地電位とし、ゲート電極６には、電子がゲート酸化膜１１及びシリコン酸化膜１３
及び１５をトンネリングすることが可能で且つシリコン酸化膜１７をトンネリングするこ
とは不可能な所定電圧、例えば８Ｖ程度を印加する。この時、ゲート電極６とチャネル領
域Ｃとの間に発生する電界により、チャネル領域Ｃに存在する電子が高エネルギー状態と
なり、一部の電子がゲート酸化膜１１及びシリコン酸化膜１３及び１５をトンネリングす
る。この時、上記一部の電子は、シリコン窒化膜１２内のトラップＴ１に捕獲されるもの
と、シリコン酸化膜１３をトンネリングするがシリコン酸化膜１５をもトンネリングする
ほどのエネルギーを有していないためにシリコン窒化膜１４内のトラップＴ２に捕獲され
るものと、更にシリコン酸化膜１５をトンネリングするがシリコン酸化膜１７をもトンネ
リングするほどのエネルギーを有していないためにシリコン窒化膜１６内のトラップＴ３
に捕獲されるものとに分かれる。つまり、シリコン窒化膜１２、１４及び１６内の各トラ
ップＴ１、Ｔ２及びＴ３に電子が捕獲される。これは、メモリセルにデータ"１１"が記憶
されたことを意味する。

一方、データとして"００"を書き込む場合には、図５のステップＳ３に示すように、ゲ
ート電極とチャネル領域の間に、データ"０１"、"１０"又は"１１"の書き込み時と反対方
向に電界が生じるような電圧を印加する。具体的には、ソース領域３、ドレイン領域４及
び半導体基板１に８Ｖ程度を印加し、ゲート電極６を接地電位とする。これによって、上
述したデータ"０１"、"１０"又は"１１"の書き込み時とは反対方向に電界が生じ、チャネ
ル領域Ｃに電子が戻されることになる。これは、シリコン窒化膜１２、１４又は１６のい
ずれにも電子が捕獲されていない状態であり、情報が消去されたこと、言い換えると、メ
モリセルにデータ"００"が記憶されたことを意味する。

各ステップＳ２又はＳ３の処理が終了すると、データ書き込みフローは「エンド」とな
る。

次に、本実施形態の不揮発性半導体記憶装置におけるデータの読み出し方法について図
６及び図７を参照しながら説明する。なお、図６はしきい電圧の分布特性を示したもので
あり、また、図７はデータの読み出し方法の一例を表したフローチャートである。

本実施形態では、図６に示すように、しきい電圧（Ｖ_T ）が約０．１Ｖ、約２Ｖ、約４
Ｖ及び約６Ｖでそれぞれピーク値を持った分布特性を示す。すなわち、Ｒ１と表示された
電圧範囲にＶ_T が検出された場合には記憶状態は"００"として判定され、Ｒ２と表示され
た電圧範囲にＶ_T が検出された場合には記憶状態は"０１"として判定され、Ｒ３と表示さ
れた電圧範囲にＶ_T が検出された場合には記憶状態は"１０"として判定され、Ｒ４と表示
された電圧範囲にＶ_T が検出された場合には記憶状態は"１１"として判定される。

以下、図７のフローチャートを参照しながら説明する。先ず、ステップＳ１１では、メ
モリセルからデータを読み出すのに必要な読み出し電圧（Ｖ１，Ｖ２，Ｖ３）を設定する
。本実施形態では、Ｖ１≒１Ｖ、Ｖ２≒３Ｖ、Ｖ３≒５Ｖに設定した。次のステップＳ１
２では、メモリセルの記憶状態がＲ１又はＲ２の電圧範囲とＲ３又はＲ４の電圧範囲のい
ずれにあるかを判定するために、ゲート電極６に読み出し電圧としてＶ２（≒３Ｖ）を印
加する。この時、ソース領域３とドレイン領域４との間に約５Ｖを印加する。

次のステップＳ１３では、ソース領域３とドレイン領域４の間に流れるドレイン電流を
センスアンプ等で検出し、Ｖ_T がＶ２よりも高い（ＹＥＳ）か否（ＮＯ）かを判定する。
判定結果がＹＥＳ（Ｖ_T ＞Ｖ２）の場合、つまりチャネル領域Ｃに電流が流れない場合に
は、メモリセルの記憶状態はＲ３又はＲ４の電圧範囲にあると判定され、ステップＳ１４
に進む。逆に、判定結果がＮＯ（Ｖ_T ≦Ｖ２）の場合、つまりチャネル領域Ｃに電流が流
れた場合には、メモリセルの記憶状態はＲ１又はＲ２の電圧範囲にあると判定され、ステ
ップＳ１８に進む。

ステップＳ１４では、メモリセルの記憶状態がＲ３又はＲ４のいずれの電圧範囲にある
かを判定するために、ゲート電極６に読み出し電圧としてＶ３（≒５Ｖ）を印加する。こ
の時、ソース領域３とドレイン領域４との間には、上記と同様約５Ｖを印加する。次のス
テップＳ１５では、同様にソース領域３とドレイン領域４の間に流れるドレイン電流をセ
ンスアンプ等で検出し、Ｖ_T がＶ３よりも高い（ＹＥＳ）か否（ＮＯ）かを判定する。判
定結果がＹＥＳ（Ｖ_T ＞Ｖ３）の場合、つまりチャネル領域Ｃに電流が流れない場合には
、メモリセルの記憶状態はＲ４の電圧範囲にあると判定され、次のステップＳ１６におい
て、データ"１１"と判定される。逆に、判定結果がＮＯ（Ｖ_T ≦Ｖ３）の場合、つまりチ
ャネル領域Ｃに電流が流れた場合には、メモリセルの記憶状態はＲ３の電圧範囲にあると
判定され、次のステップＳ１７において、データ"１０"と判定される。

一方、ステップＳ１８では、メモリセルの記憶状態がＲ１又はＲ２のいずれの電圧範囲
にあるかを判定するために、ゲート電極６に読み出し電圧としてＶ１（≒１Ｖ）を印加す
る。この時、ソース領域３とドレイン領域４との間には、上記と同様約５Ｖを印加する。
次のステップＳ１９では、同様にソース領域３とドレイン領域４の間に流れるドレイン電
流をセンスアンプ等で検出し、Ｖ_T がＶ１よりも高い（ＹＥＳ）か否（ＮＯ）かを判定す
る。判定結果がＹＥＳ（Ｖ_T ＞Ｖ１）の場合、つまりチャネル領域Ｃに電流が流れない場
合には、メモリセルの記憶状態はＲ２の電圧範囲にあると判定され、次のステップＳ２０
において、データ"０１"と判定される。逆に、判定結果がＮＯ（Ｖ_T ≦Ｖ１）の場合、つ
まりチャネル領域Ｃに電流が流れた場合には、メモリセルの記憶状態はＲ１の電圧範囲に
あると判定され、次のステップＳ２１において、データ"００"と判定される。

各ステップＳ１６、Ｓ１７、Ｓ２０又はＳ２１の処理が終了すると、データ読み出しフ
ローは「エンド」となる。

以上説明したように、本発明の第１の実施形態に係る不揮発性半導体記憶装置によれば
、電荷捕獲膜５をシリコン酸化膜１１、１３、１５及び１７とシリコン窒化膜１２、１４
及び１６とを交互に積層した多層構造としているので、各電荷蓄積層（シリコン窒化膜１
２、１４及び１６）に捕獲される電荷量に応じて４種類の異なる電荷捕獲状態が形成され
、これらの電荷捕獲状態に対応して４値の記憶状態（"００"、"０１"、"１０"及び"１１"
）が実現される。

従って、電荷捕獲量の調整を容易に且つ確実に行うことができ、情報化け等の不都合の
発生を防止して所望の多値情報を記憶することができる。また、電荷捕獲膜５を多層積層
構造としているので、メモリセル面積の更なる縮小化を図ることができる。これは、小さ
なサイズのチップに極めて高い集積度をもつ不揮発性半導体記憶装置の実現に大いに寄与
するものである。

上述した第１の実施形態（図１参照）では、複数のシリコン酸化膜と複数のシリコン窒
化膜を交互に積層した多層構造にして多値メモリとし、各シリコン酸化膜（但し、ゲート
酸化膜１１は除く）を同じ膜厚とした場合について説明したが、この膜厚の設定は、必ず
しもこれに限定されない。

図８には図１に示す第１の実施形態の一変形例の構成が概略的に示される。図示のメモ
リセルは、図１に示したメモリセルと同じＭＯＮＯＳ構造を有している。すなわち、５ａ
は電荷捕獲膜、１１ａ、１３ａ、１５ａ及び１７ａはシリコン酸化膜、１２ａ、１４ａ及
び１６ａは電荷蓄積層として機能するシリコン窒化膜を示す。図８に示すメモリセルでは
、例えば、ｐ型のシリコン基板１上にシリコン酸化膜（ゲート酸化膜）１１ａを膜厚２．
０ｎｍ程度形成した場合、その上層側の各シリコン酸化膜１３ａ、１５ａ及び１７ａの膜
厚はそれぞれ３．０ｎｍ、４．０ｎｍ及び５．０ｎｍとなるように形成する。

このように、シリコン酸化膜の膜厚をその下層側のシリコン酸化膜の膜厚よりも厚く形成し、上層側に向かって順次厚くして形成することにより、データの書き込み制御を容易に行えるという利点がある。図４及び図５を参照してデータの書き込み方法について前述したように、所望とする電荷蓄積層（シリコン窒化膜）に電荷を捕獲させる場合には、それより下層側のシリコン酸化膜についてはトンネリングし易く且つそれより上層側のシリコン酸化膜についてはトンネリングが不可能な所定電圧をゲート電極に印加する必要がある。この場合、トンネリングしなければならない下層側のシリコン酸化膜の膜厚に比べて、トンネリングしてはいけない上層側のシリコン酸化膜の膜厚の方を厚くした方が好ましい。図８の例では、このようにシリコン酸化膜の膜厚を上層側に向かって順次厚くしているので、所望とする電荷蓄積層（シリコン窒化膜）に必要とする電荷を確実に捕獲させることができる。つまり、データの書き込み制御を容易に行うことができる。

なお、本実施形態においてデータの書き込みを行う場合、図４及び図５に関連して説明
したように、ソース領域３、ドレイン領域４及び半導体基板１を接地電位とし、ゲート電
極６に所定の電圧を印加する。また、書き込むべきデータの値に応じて電荷蓄積層（シリ
コン窒化膜）の層数が異なるが、この場合、ゲート電極６への印加電圧を適宜制御するこ
とで所望とする電荷蓄積層に電荷を蓄積させることができる。例えば、半導体基板１から
所望とする電荷蓄積層までの絶縁膜厚（この場合、シリコン酸化膜厚）とゲート電極６へ
の印加電圧との関係を一定にするように、すなわち、印加電圧をＶ、電荷蓄積層までの膜
厚をＴｏｘとすると、Ｖ／Ｔｏｘが一定となるように電圧を制御する。

図８の例では、各シリコン酸化膜１３ａ、１５ａ及び１７ａについてのみ膜厚を変化させるようにしたが、各シリコン窒化膜１２ａ、１４ａ及び１６ａについても同様に、シリコン窒化膜の膜厚をその下層側のシリコン窒化膜の膜厚よりも厚く形成し、上層側に向かって順次厚くなるように形成してもよい。この場合には、データの書き込み制御をより一層容易に行うことができる。

図９は図１に示す第１の実施形態の他の変形例の構成を概略的に示したものである。

図示のメモリセルは、図８に示したメモリセルにおける電荷蓄積層として機能するシリ
コン窒化膜１２ａ、１４ａ及び１６ａに代えて、同じく電荷蓄積層として機能するポリシ
リコン膜で形成されたフローティングゲート１２ｂ、１４ｂ及び１６ｂを備えて構成され
ている。つまり図９の例では、フローティングゲート型のメモリセル構造となっている。
図９に示すメモリセルにおいても同様に、例えば、ｐ型のシリコン基板１上にシリコン酸
化膜（ゲート酸化膜）１１ｂを膜厚６．０ｎｍ程度形成した場合、その上層側の各シリコ
ン酸化膜１３ｂ、１５ｂ及び１７ｂの膜厚はそれぞれ７．０ｎｍ、８．０ｎｍ及び９．０
ｎｍとなるように形成する。

従って、図８のメモリセルと同様の利点（データの書き込み制御の容易化）が得られる。もちろん、各シリコン酸化膜１３ｂ、１５ｂ及び１７ｂの膜厚だけでなく、各フローティングゲート１２ｂ、１４ｂ及び１６ｂについても同様に、必要に応じて、フローティングゲートの膜厚をその下層側のフローティングゲートの膜厚よりも厚く形成し、上層側に向かって順次厚くなるように形成してもよい。

また、従来技術の多値メモリでは、例えば４値の場合を例にとると、メモリセルのしき
い電圧を０．５Ｖ、１．５Ｖ、２．５Ｖ及び３．５Ｖに制御することで、情報の記憶を行
うようにしている。例えば、前述した特許文献４（特開平７−２７３２２７号公報）に開
示された技術では、しきい電圧は、多値が１つ増加する毎に一定値変化するように制御が
なされている。周知のように、フローティングゲート型やＭＯＮＯＳ型等の不揮発性メモ
リでは、蓄積した電荷がリークすることに起因して、設定したしきい電圧が低下し、「情
報化け」が発生する。特に、しきい電圧が高い場合の記憶情報については、しきい電圧の
低下量は大きくなり、それに応じて「情報化け」の可能性も高くなる。

これに対処するために、本発明の一つの実施形態として、多値データの各々に割り当てるしきい電圧の設定を等分する（つまり、従来技術のように多値が１つ増加する毎に一定値（上記の例では１．０Ｖ）変化させる）のではなく、しきい電圧が高くなればなるほど、しきい電圧間の電圧差を大きくする方法が考えられる。例えば４値の場合を例にとると、データ"００"はしきい電圧を０．５Ｖに、データ"０１"はしきい電圧を１．０Ｖに、データ"１０"はしきい電圧を２．０Ｖに、データ"１１"はしきい電圧を４．０Ｖに設定し、データ"００"と"０１"のしきい値を０．７５Ｖ、データ"０１"と"１０"のしきい値を１．５Ｖ、データ"１０"と"１１"のしきい値を３．０Ｖに設定する。

この場合、半導体基板から電荷蓄積層までの絶縁膜厚（Ｔｏｘ）とゲート電極への印加電圧（Ｖ）との関係を一定にするように、つまり、Ｖ／Ｔｏｘが一定となるようにした書き込み時の前記印加電圧により、しきい電圧を制御する。

このように、しきい電圧の大きさを、多値が１つ増加する毎に（一定値ではなく）１０
０％ずつ増加させることにより、「情報化け」の発生を効果的に防止することができる。

（第２の実施形態）図１０は本発明の第２の実施形態に係る不揮発性半導体記憶装置の
主要部の構成を概略的に示したもので、図１０（ａ）は平面図、図１０（ｂ）は図１０（
ａ）のＡ−Ａ'線に沿った断面図、図１０（ｃ）は図１０（ｂ）におけるＢの部分の拡大
図である。

第２の実施形態では、図１０（ａ）〜図１０（ｃ）に示されるように、ｐ型の半導体（
例えばシリコン）基板３１の表面に所定の深さで直方体形状にトレンチ３２が形成されて
いる。このトレンチ３２の４つの側壁のうち、対向する２つの側壁（図１０（ｂ）の例示
では、紙面に対して左側及び右側の側壁）と該側壁に接している底部の一部の領域にまた
がるように、それぞれ電荷捕獲用の多層膜（電荷捕獲膜）５０がＬ字形状で形成されてお
り、更に電荷捕獲膜５０を覆うようにゲート電極３３が形成されている。この電荷捕獲膜
５０は、ゲート絶縁膜として機能するシリコン酸化膜（ゲート酸化膜）５１と、このゲー
ト酸化膜５１上に順次積層されて形成された誘電体膜（本実施形態ではシリコン窒化膜）
５２、シリコン酸化膜５３、誘電体膜（シリコン窒化膜）５４、シリコン酸化膜５５、誘
電体膜（シリコン窒化膜）５６及びシリコン酸化膜５７とを備えている。すなわち、電荷
捕獲膜５０は、シリコン酸化膜５１、５３、５５及び５７と、電荷蓄積層として機能する
シリコン窒化膜５２、５４及び５６とが交互に積層された多層構造を有している。つまり
本実施形態では、図１に示す第１の実施形態と同様、ＭＯＮＯＳ構造のメモリセルを使用
している。

また、３４はソース領域を示し、トレンチ３２の底部の領域のうちゲート電極３３が形
成されている領域以外の領域において、ゲート電極３３との間に電荷捕獲膜５０を介して
形成されている。また、３５はドレイン領域を示し、半導体基板３１上でトレンチ３２が
形成されている領域以外の領域において、ゲート電極３３との間に電荷捕獲膜５０を介し
て形成されている。さらに、ソース領域３４に導電性の膜（メタル配線）３７を接続する
ためのコンタクトホール３６が設けられ、ゲート電極３３に導電性の膜（メタル配線）３
９を接続するためのコンタクトホール３８が設けられ、ドレイン領域３５に導電性の膜（
メタル配線）４１を接続するためのコンタクトホール４０が設けられている。なお、図１
０（ｂ）において、参照番号４２で示される部分は層間絶縁膜を表している。

以下、本実施形態の不揮発性半導体記憶装置の製造方法について図１１を参照しながら
説明する。

先ず、図１１（ａ）に示すように、半導体基板３１上の所定の位置に素子分離領域を形
成する。この素子分離領域の形成は、公知のＬＯＣＯＳ法やその他の様々な素子分離技術
を用いて行う。次いで、メモリセルの形成領域以外をレジスト６０にてマスクし、公知の
ドライエッチング法により深さ約０．３μｍほどエッチングし、トレンチ３２を形成する
。この後、レジスト６０を灰化処理等により除去する。

次に、図１１（ｂ）に示すように、半導体基板３１の表面全体を覆うように多層積層膜
６１を形成する。この多層積層膜６１は、先ずＨ₂ Ｏ雰囲気にて半導体基板３１の表面を
酸化させて厚さ８ｎｍのゲート酸化膜５１（図１０（ｃ）参照、以下同様）を形成し、次
にＣＶＤ法によりゲート酸化膜５１上に厚さ８ｎｍのシリコン窒化膜５２を形成し、次に
ＣＶＤ法によりシリコン窒化膜５２上に厚さ５ｎｍのシリコン酸化膜５３を形成し、以降
同様にして、シリコン窒化膜５２及びシリコン酸化膜５３と同様の多層膜を更に２層（シ
リコン窒化膜５４及びシリコン酸化膜５５、シリコン窒化膜５６及びシリコン酸化膜５７
）形成することにより、作製される。次いで、この多層積層膜６１の上に、ＣＶＤ法を用
いて厚さ１５０ｎｍのポリシリコン膜６２を形成する。

次に、図１１（ｃ）に示すように、ポリシリコン膜６２を形成した領域全面を、異方性
のドライエッチングによりエッチングする。これによって、トレンチ３２の対向する２つ
の側壁と該側壁に接している底部の一部の領域（本実施形態では側壁から０．２μｍの領
域）のみに、Ｌ字形状の電荷捕獲膜５０とゲート電極３３が形成される。この後、トレン
チ３２の４つの側壁のうち不要な他の対向する２辺を、ウエットエッチング法によりエッ
チングする。

次に、図１１（ｄ）に示すように、メモリセル領域全面に、例えば砒素（Ａｓ）を、加
速エネルギー７０ｋｅＶ、ドーズ量５. ０×１０¹⁵／ｃｍ² にてイオン注入し、ソース領
域３４及びドレイン領域３５を形成する。

最後に、図１１（ｅ）に示すように、公知の技術により、層間絶縁膜４２、コンタクト
ホール４０（３６、３８）、導電性の膜すなわち配線４１（３７、３９）等を形成し、本
実施形態の不揮発性半導体記憶装置を完成させる。

本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成によれば、電荷捕獲膜５
０をシリコン酸化膜５１、５３、５５及び５７とシリコン窒化膜５２、５４及び５６とを
交互に積層した多層構造としているので、図１に示す第１の実施形態と同様の効果（つま
り、電荷捕獲量の調整を容易に且つ確実に実現可能とし、情報化け等の不都合の発生を防
止して所望の多値情報を記憶することができ、メモリセル面積の更なる縮小化を図ること
ができるという効果）を奏することができる。

また、多値レベルでのデータ記憶を実現するための電荷捕獲膜５０及びゲート電極３３
は、トレンチ３２の対向する２つの側壁と該２つの側壁に接している底部の一部の領域の
みに形成されており、ドレイン領域３５は、半導体基板３１上でトレンチ３２が形成され
ている領域以外の領域においてゲート電極３３との間に電荷捕獲膜５０を介して形成され
、また、ソース領域３４は、トレンチ３２の底部の領域のうちゲート電極３３が形成され
ている領域以外の領域においてゲート電極３３との間に電荷捕獲膜５０を介して形成され
ている。つまり、電荷捕獲膜５０はＬ字形状で構成されている。

従って、かかる構成に基づいて、電荷捕獲膜５０の最下層であるゲート酸化膜５１の直
下のドレイン領域３５とソース領域３４の間に形成されるチャネル領域の長さをゲート電
極３３の幅よりも長くすることができ、これによって素子の更なる微細化を図ることが可
能となる。

さらに、本実施形態に係る製造方法によれば、図１１（ｃ）に示す工程においてゲート
電極３３を形成する際に、単に異方性のドライエッチングを行うことでゲート電極３３を
形成しているため、従来必要とされている合わせ精度が不要である。

なお、上述した各実施形態では４値のデータを記憶する不揮発性半導体記憶装置につい
て説明したが、これに限定されないことはもちろんである。本発明は、原理的には、ｎを
４以上の自然数、ｍを２以上の自然数として、ｎ（＝２^m ）値のデータを記憶する不揮発
性半導体記憶装置に適用することができる。例えば、ｎ＝８（ｍ＝３）とした場合、ゲー
ト酸化膜上に８層のシリコン酸化膜と７層のシリコン窒化膜とを交互に積層して電荷捕獲
膜を形成する。この場合、各シリコン窒化膜とその下層のシリコン酸化膜との界面に存在
するトラップに、ゲート電極に印加する電圧の大きさに応じた電荷がそれぞれ捕獲され、
その捕獲される電荷量に応じて８種類の異なる電荷捕獲状態が形成され、これらの電荷捕
獲状態に対応して８値の記憶状態（"０００"、"００１"、"０１０"、"０１１"、"１００"
、"１０１"、"１１０"及び"１１１"）が実現される。

また、上述した各実施形態では、電荷蓄積層として機能するシリコン窒化膜又はフロー
ティングゲートとその下層のシリコン酸化膜との界面を平坦となるように形成したが、界
面の形状は、これに限定されない。例えば、界面の形状を波状又は凹凸形状となるように
形成してもよい。この場合には、電荷を捕獲する有効面積が増大するので、より安定した
データ書き込みが期待される。

さらに、上述した各実施形態では、半導体基板としてｐ型半導体を用いた場合について
説明したが、これは、反対導電型のｎ型半導体を用いてもよいことはもちろんである。こ
の場合、ゲート電極に印加された電圧によって生じる電界によりチャネル領域からゲート
電極に向かって移動する電荷は、電子ではなく、ホールである。従ってこの場合にも、図
８及び図９に示したメモリセルの構成上の特徴（つまり、シリコン酸化膜の膜厚をその下
層側のシリコン酸化膜の膜厚よりも順次厚くして形成すること）はそのまま適用される。

なお、図４〜図７に関連して説明したデータの書き込み／読み出し方法の処理を実現す
るように、各種のデバイスを動作させるためのプログラム自体及びそのプログラムをコン
ピュータに供給するための手段、例えば、かかる書き込み／読み出し処理の手順を規定し
たプログラムを記録した記録媒体は本発明の範疇に属する。かかるプログラムを記録する
記録媒体としては、例えばフロッピィディスク、ハードディスク、光ディスク、光磁気デ
ィスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることが
できる。また、コンピュータが供給されたプログラムに基づいてデータ書き込み／読み出
し処理を実行することにより、前述の各実施形態の機能が実現されるだけでなく、そのプ
ログラムがコンピュータにおいて稼働しているＯＳ（オペレーティングシステム）又は他
のアプリケーションソフト等と共働して前述の各実施形態の機能が実現される場合にも、
かかるプログラムは本発明の範疇に属する。さらに、供給されたプログラムがコンピュー
タの機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに格納
された後、そのプログラムの指示に基づいてその機能拡張ボードや機能拡張ユニットに備
わるＣＰＵ等が実際の処理の一部又は全部を実行し、その処理によって前述した各実施形
態の機能が実現されるシステムも本発明の範疇に属する。

上述した実施形態では、図１（図２、図８、図９、図９も同様）に示すようにシリコン
酸化膜１１（１１ａ、１１ｂ、５１）、１３（１３ａ、１３ｂ、５３）、１５（１５ａ、
１５ｂ、５５）、１７（１７ａ、１７ｂ、５７）を用いて説明したが、そのシリコン酸化
膜の代わりにＯＮＯ膜（酸化膜、窒化膜、酸化膜）や強誘電体膜を用いてもよい。

また、強誘電体膜を用いた場合は、誘電体膜（本実施形態では、シリコン窒化膜、導電
性のポリシリコン膜を指す）１２（１２ａ、１２ｂ、５２）、１４（１４ａ、１４ｂ、５
４）、１６（１６ａ、１６ｂ、５６）、１８（１８ａ、１８ｂ、５８）の代わりに、白金
、チタン化合物、タングステン化合物、ルテニウム化合物などを用いてもよく、白金層の
下面にポリシリコン等の導電体層を設け２層構造としてもよい。

上記であげた強誘電体膜は、ＰＺＴ（ジルコン酸チタン酸鉛）、ＰＬＺＴ（ジルコン酸
チタン酸鉛ランタン）、チタン酸バリウム、チタン酸パラジウム、チタン酸バリウムスト
ロンチウム薄膜、チタン酸ビスマス、ジルコン酸チタン酸鉛等の強誘電体を示す物質であ
れば、他の物質を用いてもよい。また、強誘電体膜に代えて、例えば、タンタル酸化物、
Ｔａ₂ Ｏ₅ ＢＳＴＯ等の誘電率が５０以上の高誘電体膜を使用してもよい。

また、図１（図１０（ｃ）も同様）に示すように電荷捕獲膜５（５０）を誘電率の異な
る絶縁膜を多層に積層してもよい。また、図１（図１０（ｃ）も同様）に示すように電荷
捕獲膜５（５０）を誘電率の異なる強誘電体膜を多層に積層してもよい。

本発明の第１の実施形態に係る不揮発性半導体記憶装置の主要部の構成を概略的に示した断面図である。 本発明の第１の実施形態の不揮発性半導体記憶装置の製造方法を説明する工程図である。 本発明の第１の実施形態の不揮発性半導体記憶装置の製造方法を説明する工程図である。 本発明の第１の実施形態におけるデータの書き込み方法を説明する模式図である。 本発明のデータの書き込み方法の一例を表したフローチャートである。 本発明の第１の実施形態におけるデータの読み出し方法を説明する模式図である。 本発明のデータの読み出し方法の一例を表したフローチャートである。 本発明の第１の実施形態の一変形例の構成を概略的に示した断面図である。 本発明の第１の実施形態の他の変形例の構成を概略的に示した断面図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の主要部の構成を概略的に示した模式図である。 本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を説明するための工程図である。

符号の説明

１，３１ 半導体基板
２ 素子形成領域
３，３４ ソース領域
４，３５ ドレイン領域
５，５ａ，５０ 電荷捕獲膜
６，３３ ゲート電極
１１，１１ａ，５１ シリコン酸化膜（ゲート酸化膜）
１２，１２ａ，１２ｂ，１４，１４ａ，１４ｂ，１６，１６ｂ，１６ｃ，５２，５４，５
６ 誘電体膜（シリコン窒化膜）
１３，１３ａ，１３ｂ，１５，１５ａ，１５ｂ，１７，１７ａ，１７ｂ，５１，５３，５
５，５７ シリコン酸化膜
２１，６２ ポリシリコン層
２２，６０ レジスト
３２ トレンチ
３６，３８，４０ コンタクトホール
３７，３９，４１ 導電性の膜（メタル配線）
５０ 多層膜
６１ 多層積層膜

Claims (20)

1. 不揮発性のメモリセルを有する不揮発性半導体記憶装置であって、
   前記メモリセルは、一導電型の半導体基板と、前記半導体基板に形成された反対導電型の１対のソース／ドレイン領域と、前記１対のソース／ドレイン領域の間のチャネル領域上に形成された電荷捕獲膜と、前記電荷捕獲膜上に形成されたコントロール電極として機能するゲート電極とを備え、
   前記電荷捕獲膜は、少なくとも４層の絶縁膜と３層の電荷蓄積層とを含み、前記絶縁膜の層間に前記電荷蓄積層が形成されて両者が交互に積層された多層構造を有し、
   前記少なくとも４層の絶縁膜は、上層側の絶縁膜の膜厚が下層側の絶縁膜の膜厚よりも厚く形成されて、前記少なくとも４層の絶縁膜の各膜厚が上層側に向かって順次厚くなるように形成されると共に、前記少なくとも４層の絶縁膜のうち最下層の絶縁膜がゲート絶縁膜として形成されており、
   前記少なくとも３層の電荷蓄積層の各々における電荷の捕獲状態に対応したそれぞれ異なる複数のしきい電圧が設定され、前記複数のしきい電圧に応じて少なくとも４種類の記憶状態が規定され、
   前記複数のしきい電圧は、しきい電圧が高くなればなるほど、しきい電圧間の電圧差が大きくなるように設定されている、
   ことを特徴とする不揮発性半導体記憶装置。
2. 不揮発性のメモリセルを有する不揮発性半導体記憶装置であって、
   前記メモリセルは、一導電型の半導体基板と、前記半導体基板に形成された反対導電型の１対のソース／ドレイン領域と、前記１対のソース／ドレイン領域の間のチャネル領域上に形成された電荷捕獲膜と、前記電荷捕獲膜上に形成されたコントロール電極として機能するゲート電極とを備え、
   前記電荷捕獲膜は、少なくとも４層の絶縁膜と３層の電荷蓄積層とを含み、前記絶縁膜の層間に前記電荷蓄積層が形成されて両者が交互に積層された多層構造を有し、
   前記少なくとも３層の電荷蓄積層は、上層側の電荷蓄積層の膜厚が下層側の電荷蓄積層の膜厚よりも厚く形成されて、前記少なくとも３層の電荷蓄積層の各膜厚が上層側に向かって順次厚くなるように形成され、
   前記少なくとも４層の絶縁膜のうち最下層の絶縁膜はゲート絶縁膜として形成されており、
   前記少なくとも３層の電荷蓄積層の各々における電荷の捕獲状態に対応したそれぞれ異なる複数のしきい電圧が設定され、前記複数のしきい電圧に応じて少なくとも４種類の記憶状態が規定され、
   前記複数のしきい電圧は、しきい電圧が高くなればなるほど、しきい電圧間の電圧差が大きくなるように設定されている、
   ことを特徴とする不揮発性半導体記憶装置。
3. 不揮発性のメモリセルを有する不揮発性半導体記憶装置であって、
   前記メモリセルは、一導電型の半導体基板と、前記半導体基板に形成された反対導電型の１対のソース／ドレイン領域と、前記１対のソース／ドレイン領域の間のチャネル領域上に形成された電荷捕獲膜と、前記電荷捕獲膜上に形成されたコントロール電極として機能するゲート電極とを備え、
   前記電荷捕獲膜は、少なくとも４層の絶縁膜と３層の電荷蓄積層とを含み、前記絶縁膜の層間に前記電荷蓄積層が形成されて両者が交互に積層された多層構造を有し、
   前記少なくとも４層の絶縁膜のうち最下層の絶縁膜はゲート絶縁膜として形成されており、
   前記少なくとも３層の電荷蓄積層の各々における電荷の捕獲状態に対応したそれぞれ異なる複数のしきい電圧が設定され、前記複数のしきい電圧に応じて少なくとも４種類の記憶状態が規定されると共に、
   前記複数のしきい電圧は、しきい電圧が高くなればなるほど、しきい電圧間の電圧差が大きくなるように設定されていることを特徴とする不揮発性半導体記憶装置。
4. データ書き込み時に、前記半導体基板から所望とする前記電荷蓄積層までの絶縁膜厚と前記ゲート電極への印加電圧との比が一定となるようにして、前記複数のしきい電圧が制御されることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. 前記電荷捕獲膜の最上層は、前記少なくとも４層の絶縁膜のうち最上層の絶縁膜であることを特徴とする請求項１〜４のいずれかに記載の不揮発性半導体記憶装置。
6. 前記電荷捕獲膜において、前記絶縁膜は酸化膜で形成され、前記電荷蓄積層は窒化膜又は珪素膜で形成されており、該各窒化膜又は珪素膜とその下層の前記酸化膜との界面に存在するトラップに電荷が捕獲されることを特徴とする請求項１〜５のいずれかに記載の不揮発性半導体記憶装置。
7. 前記電荷捕獲膜は、前記半導体基板の所定の位置に凹部状に形成されたトレンチの１つの側壁と前記側壁に接している底部の一部の領域とにまたがるようにＬ字形状で形成されていることを特徴とする請求項１〜６のいずれかに記載の不揮発性半導体記憶装置。
8. 前記１対のソース／ドレイン領域の一方は、前記トレンチの底部の領域のうち前記ゲート電極が形成されている領域以外の領域において前記ゲート電極との間に前記電荷捕獲膜を介して形成され、
   前記１対のソース／ドレイン領域の他方は、前記半導体基板で前記トレンチが形成されている領域以外の領域において前記ゲート電極との間に前記電荷捕獲膜を介して形成されていることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
9. 前記電荷捕獲膜は、ｎを４以上の自然数として、ｎ層の前記絶縁膜と（ｎ−１）層の前記電荷蓄積層とが交互に積層されてなり、
   ｎ種類の異なる記憶状態を規定することを特徴とする請求項１〜８のいずれかに記載の不揮発性半導体記憶装置。
10. ｍを２以上の自然数として、ｎ＝２^ｍに設定されていることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
11. 一導電型の半導体基板と、前記半導体基板に形成された反対導電型のソース領域及びドレイン領域と、前記ソース領域及びドレイン領域の間のチャネル領域上に形成された電荷捕獲膜と、前記電荷捕獲膜上に形成されたゲート電極とを備えた不揮発性のメモリセルであって、
    前記電荷捕獲膜は、少なくとも４層の絶縁膜とそれぞれ電荷蓄積層として機能する少なくとも３層の誘電体膜とが交互に積層された多層構造を有し、
    前記少なくとも４層の絶縁膜は、上層側の絶縁膜の膜厚が下層側の絶縁膜の膜厚よりも厚く形成されて、前記少なくとも４層の絶縁膜の各膜厚が上層側に向かって順次厚くなるように形成され、
    前記少なくとも３層の誘電体膜の各々における電荷の捕獲状態に対応したそれぞれ異なる複数のしきい電圧が設定され、前記複数のしきい電圧に応じて少なくとも４種類の記憶状態が規定され、前記複数のしきい電圧は、しきい電圧が高くなればなるほど、しきい電圧間の電圧差が大きくなるように設定されるメモリセル、
    を複数含んで構成される不揮発性半導体記憶装置において前記複数のメモリセルにデータを書き込むときの書き込み方法であって、
    書き込みデータの値に応じて前記メモリセルの各部位に印加すべき書き込み電圧を設定するステップを有し、
    前記ステップは、前記書き込みデータの一部のデータに関しては、当該データの値に応じた電荷を捕獲する前記誘電体膜より下層側の前記絶縁膜についてはトンネリング可能で
    且つ当該誘電体膜よりも上層側の前記絶縁膜についてはトンネリング不可である所定電圧を前記ゲート電極に印加するサブステップを含むことを特徴とする書き込み方法。
12. 前記書き込み電圧を設定するステップは、前記書き込みデータの他のデータに関しては、前記少なくとも３層の誘電体膜のいずれにも電荷が捕獲されていない状態を作り出すように前記メモリセルの各部位にそれぞれ電圧を印加するサブステップを含むことを特徴とする請求項１１に記載の書き込み方法。
13. 前記サブステップにおいて前記ゲート電極に印加する所定電圧は、前記半導体基板から所望とする前記誘電体膜までの絶縁膜厚と前記所定電圧との比が一定となる値に、前記データを書き込むメモリセル毎に決定されることを特徴とする請求項１１に記載の書き込み方法。
14. 請求項１１〜１３のいずれか１項に記載の不揮発性半導体記憶装置の書き込み方法をコンピュータに実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
15. 半導体基板と、前記半導体基板に互いに離間して形成された第１の不純物拡散層と第２の不純物拡散層からなる一対の不純物拡散層と、これら不純物拡散層間の前記半導体基板上に形成された電荷捕獲膜と、この電荷捕獲膜上に形成されたコントロール電極として機能するゲート電極とを少なくとも備えたメモリセルであって、
    前記電荷捕獲膜は、第１の絶縁膜と、電荷蓄積層として機能する第１の電荷蓄積膜と、
    前記第１の絶縁膜よりも膜厚が厚い第２の絶縁膜と、電荷蓄積層として機能する第２の電荷蓄積膜と、前記第２の絶縁膜よりも膜厚が厚い第３の絶縁膜と、電荷蓄積層として機能する第３の電荷蓄積膜と、前記第３の絶縁膜よりも膜厚が厚い第４の絶縁膜と、を順次積層して形成され、前記絶縁膜の各膜厚が上層側に向かって順次厚くなっている、メモリセルを含むと共に、
    前記ゲート電極と前記第１、第２の不純物拡散層の各々に所定の電圧を印加する電圧印加手段を含んで構成され、
    前記電圧印加手段は、前記第１、第２、第３の電荷蓄積膜における電荷の蓄積状態を段階的に変化させる電荷蓄積可変手段を備え、
    前記電荷蓄積膜の各々における電荷の捕獲状態に対応したそれぞれ異なる複数のしきい電圧が設定され、前記複数のしきい電圧に応じて少なくとも４種類の記憶状態が規定され、
    前記複数のしきい電圧は、しきい電圧が高くなればなるほど、しきい電圧間の電圧差が大きくなるように設定されている、
    ことを特徴とする半導体記憶装置。
16. 半導体基板と、前記半導体基板に互いに離間して形成された第１の不純物拡散層と第２の不純物拡散層からなる一対の不純物拡散層と、これら不純物拡散層間の前記半導体基板上に形成された電荷捕獲膜と、この電荷捕獲膜上に形成されたコントロール電極として機能するゲート電極とを少なくとも備えたメモリセルであって、
    前記電荷捕獲膜は、第１の絶縁膜と、電荷蓄積層として機能する第１の電荷蓄積膜と、前記第１の絶縁膜よりも膜厚が厚い第２の絶縁膜と、電荷蓄積層として機能する第２の電荷蓄積膜と、前記第２の絶縁膜よりも膜厚が厚い第３の絶縁膜と、電荷蓄積層として機能する第３の電荷蓄積膜と、前記第３の絶縁膜よりも膜厚が厚い第４の絶縁膜と、を順次積層して形成され、前記絶縁膜の各膜厚が上層側に向かって順次厚くなっている、メモリセルを含んで構成され、
    前記電荷蓄積膜の各々における電荷の捕獲状態に対応したそれぞれ異なる複数のしきい電圧が設定され、前記複数のしきい電圧に応じて少なくとも４種類の記憶状態が規定され、
    前記複数のしきい電圧は、しきい電圧が高くなればなるほど、しきい電圧間の電圧差が大きくなるように設定されている、
    ことを特徴とする半導体記憶装置。
17. 前記第１、第２、第３、第４の絶縁膜の内、少なくとも一つの膜が、高誘電体膜又は強誘電体膜であることを特徴とする請求項１５又は請求項１６に記載の半導体記憶装置。
18. 前記第１、第２、第３、第４の絶縁膜の内、少なくとも一つの膜が、ＰＺＴ（ジルコン酸チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸鉛ランタン）、チタン酸バリウム、チタン酸パラジウム、チタン酸バリウムストロンチウム薄膜、チタン酸ビスマス、ジルコン酸チタン酸鉛、タンタル酸化物、Ｔａ_２Ｏ_５ＢＳＴＯの内、少なくとも一つの材料からなることを特徴とする請求項１７に記載の半導体記憶装置。
19. 半導体基板と、前記半導体基板に互いに離間して形成された第１の不純物拡散層と第２の不純物拡散層からなる一対の不純物拡散層と、これら不純物拡散層間の前記半導体基板上に形成された電荷捕獲膜と、この電荷捕獲膜上に形成されたコントロール電極として機能するゲート電極とを少なくとも備えたメモリセルであって、
    前記電荷捕獲膜は、第１の絶縁膜と、電荷蓄積層として機能する第１の電荷蓄積膜と、前記第１の絶縁膜よりも膜厚が厚い第２の絶縁膜と、電荷蓄積層として機能する第２の電荷蓄積膜と、前記第２の絶縁膜よりも膜厚が厚い第３の絶縁膜と、電荷蓄積層として機能する第３の電荷蓄積膜と、前記第３の絶縁膜よりも膜厚が厚い第４の絶縁膜と、を順次積層して形成され、前記絶縁膜の各膜厚が上層側に向かって順次厚くなっており、
    前記第１、第２、第３、第４の絶縁膜の内、少なくとも一つの膜が高誘電体膜又は強誘電体膜である、メモリセルを含んで構成され、
    前記電荷蓄積膜の各々における電荷の捕獲状態に対応したそれぞれ異なる複数のしきい電圧が設定され、前記複数のしきい電圧に応じて少なくとも４種類の記憶状態が規定され、
    前記複数のしきい電圧は、しきい電圧が高くなればなるほど、しきい電圧間の電圧差が大きくなるように設定されている、
    ことを特徴とする不揮発性半導体記憶装置。
20. 前記高誘電体膜又は強誘電体膜が、ＰＺＴ（ジルコン酸チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸鉛ランタン）、チタン酸バリウム、チタン酸パラジウム、チタン酸バリウムストロンチウム薄膜、チタン酸ビスマス、ジルコン酸チタン酸鉛、タンタル酸化物、Ｔａ_２Ｏ_５ＢＳＴＯの内、少なくとも一つの材料から形成されていることを特徴とする請求項１９に記載の不揮発性半導体記憶装置。

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