JP4352011B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、スタック型のメモリセルキャパシタを備えた半導体装置及びその製造方法に関する。
従来、ＥＥＰＲＯＭ等の浮遊ゲート構造を有するメモリセル、あるいはメモリセルキャパシタにおいては、書き込み特性及び消去特性を向上させるためいくつかの改良がなされてきた。
一例として、特許文献１に開示された従来例においては、浮遊ゲート電極である多結晶シリコン膜の少なくとも一部を、表面に多数の微細凹凸が形成される条件でＣＶＤ法により形成し、浮遊ゲート電極の表面の凹凸に沿って層間絶縁膜及び制御ゲート電極が形成されている。
そして、この微細な凹凸により浮遊ゲート電極と制御ゲート電極の間のキャパシタ容量が増大し、制御ゲート電極に印加される電圧が少ない電圧降下で、効率良く浮遊ゲート電極に作用し、書き込み特性及び消去特性を向上させている。
また、特許文献２に開示された従来例においては、浮遊ゲート電極の略中央付近に凹部を形成して、浮遊ゲート電極と制御ゲート電極の間のキャパシタ容量を増大させ、上述した例と同様の効果をあげている。
メモリセルキャパシタにおいても同様に、下部電極の表面に凹凸を形成して容量を増加させる方法が知られている。
例えば、特許文献３にはスタック型メモリセルキャパシタの下部電極に長方形、あるいは円筒形の溝を形成して電荷の蓄積量を増加させる方法が記載されている。
特開平５−１１０１０７号公報 特開平５−５５６０５号公報 特開平５−２４３５１５号公報 特開昭６０−２３９９９４号公報 特開平６−２８２９９２号公報 特開平７−２０１１８９号公報
ところが、上述したような従来例においては以下に示すような問題点があった。
まず、特許文献１に開示された従来例においては、浮遊ゲート電極上に形成された微細な凹凸は、特定条件のＣＶＤ法により形成されるためこの条件設定のため工程が煩雑になるという問題があった。また、この凹凸は非常に微細であるが故に、キャパシタ容量は増加するものの十分な効果を上げるまでにはいたらなかった。
また、特許文献２に開示された従来例においては、浮遊ゲート電極である多結晶シリコン膜を形成した後、エッチングにより略中央に凹部を形成するため、工程の煩雑化、工程数の増加が避けられなかった。また、凹部を形成するエッチングの終点判定が困難なため、場合によっては凹部が多結晶シリコン膜を貫通して浮遊ゲート電極を分離してしまうおそれがあった。
キャパシタにおいても同様に、特許文献３に開示された従来例においては、下部電極であるスタックポリシリコンを形成した後に、エッチングによって溝を形成するため、工程の煩雑化、工程数の増加といった問題が発生し、さらにエッチングを終点の判定も容易ではなかった。
本発明は、このような問題を解決するために成されたものであり、スタック型のメモリセルキャパシタを備えた半導体装置において、そのメモリセルキャパシタの容量の増加に効果的であり、しかも信頼性の高い半導体装置と、この半導体装置の簡略化された製造方法を提供するものである。
本発明の半導体装置は、半導体基板上に素子分離構造が形成されて画定された素子活性領域を備えた半導体装置であって、前記素子活性領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記層間絶縁膜上において、前記素子分離構造上から素子活性領域上に跨がるように形成されてなる島状の電荷蓄積膜とを備え、前記電荷蓄積膜は、前記素子活性領域上において表面に凹部が形成されるとともに前記素子分離構造上において前記素子分離構造に達する開孔部が形成され、前記電荷蓄積膜上には導電膜が形成されている。
本発明の半導体装置の一態様では、前記半導体装置が３値以上の異なる記憶状態のうちの１つを格納可能な多値メモリである。
本発明の半導体装置の製造方法は、半導体基板上に素子分離構造を形成して、素子活性領域を画定する第１の工程と、前記素子活性領域上にゲート絶縁膜及びゲート電極を形成する第２の工程と、前記半導体基板に不純物を導入して、前記ゲート電極の両側の前記半導体基板の表面領域に１対の不純物拡散層を形成する第３の工程と、前記一対の不純物拡散層の一方と電気的に接続される第１の導電膜を形成する第４の工程と、前記第１の導電膜上に少なくとも第１の開口及び第２の開口を有するマスクパターンを形成する第５の工程と、前記マスクパターンをマスクとして前記第１の導電膜をエッチングし、前記第１の開口部において前記第１の導電膜を分断すると同時に前記第２の開口部において前記第１の導電膜を底に残して凹部を形成する第６の工程と、前記第１の導電膜の表面を覆うように誘電体膜を形成する第７の工程と、前記誘電体膜上に第２の導電膜を形成し、この第２の導電膜を前記絶縁膜を介して前記第１の導電膜と対向させる第８の工程とを有する。
本発明の半導体装置の製造方法の一態様では、前記第３の工程と、前記第４の工程の間に、前記半導体基板上の全面に層間絶縁膜を形成する第９の工程と、前記層間絶縁膜を穿って、前記不純物拡散層の一方を露出させる開孔を形成する第１０の工程とを更に有し、前記第４の工程において、前記層間絶縁膜上に第１の導電膜を形成するとともにこの第１の導電膜により前記開孔を充填し、前記第６の工程において、前記第１の開口部において前記層間絶縁膜が露出するまで前記第１の導電膜をエッチングする。
本発明の半導体装置の製造方法の一態様では、前記第７の工程において、前記第１の開口の幅が、前記第２の開口の幅の２倍以上となるように前記マスクパターンを形成する。
本発明の半導体装置の製造方法の一態様では、前記第４の工程と、前記第５の工程の間に、前記第１の導電膜を研磨して平坦化する第１１の工程を更に有し、前記第５の工程において前記第２の開口が前記素子活性領域の上層に位置するように前記マスクパターンを形成する。
本発明の半導体装置の製造方法は、半導体基板上の絶縁膜領域上に第１の導電膜を形成する第１の工程と、前記第１の導電膜上に、２種の開口を有するマスクパターンを形成する第２の工程と、前記マスクパターンをマスクとして前記第１の導電膜をエッチングして、一方の開口の形状に倣って前記第１の導電膜を分断すると同時に他方の開口の形状に倣ってこの分断される第１の導電膜の表面に少なくとも１つの凹部を形成する第３の工程と、前記第１の導電膜の表面を覆うように絶縁膜を形成する第４の工程と、前記絶縁膜の表面を覆うように第２の導電膜を形成し、この第２の導電膜を前記絶縁膜を介して前記第１の導電膜と対向させる第５の工程とを有する。
本発明の半導体装置の製造方法の一態様では、前記第３の工程において、前記凹部を前記絶縁膜領域まで達するように形成することによって、前記絶縁膜領域の表面を露出させる開孔を形成する。
本発明の半導体装置の製造方法は、半導体基板上に素子分離構造を形成して、素子活性領域を画定する第１の工程と、前記素子活性領域上における前記半導体基板上にゲート酸化膜及びゲート電極を形成する第２の工程と、前記素子活性領域における前記半導体基板に不純物を導入して、前記ゲート電極の両側における前記半導体基板の表面領域に１対の不純物拡散層を形成する第３の工程と、前記一対の不純物拡散層の一方と電気的に接続される第１の導電膜を形成する第４の工程と、前記第１の導電膜上に少なくとも第１の開口及び第２の開口を有するマスクパターンを形成する第５の工程と、前記マスクパターンをマスクとして前記第１の導電膜をエッチングして、前記第１の開口の下層に存する前記第１の導電膜を分断すると同時に、前記第２の開口の下層に前記第１の導電膜を貫通する開孔を形成する第６の工程と、前記第１の導電膜の表面を覆うように誘電体膜を形成する第７の工程と、前記誘電体膜を覆うように第２の導電膜を形成し、この第２の導電膜を前記誘電体膜を介して前記第１の導電膜と対向させる第８の工程とを有する。
本発明の半導体装置の製造方法の一態様では、前記第３の工程と、前記第４の工程の間に、前記半導体基板上の全面に層間絶縁膜を形成する第９の工程と、前記層間絶縁膜を穿って、前記不純物拡散層の一方を露出させる開孔を形成する第１０の工程とを更に有し、前記第４の工程において、前記層間絶縁膜上に第１の導電膜を形成するとともにこの第１の導電膜により前記開孔を充填し、前記第６の工程において、前記第１及び第２の開口部において前記層間絶縁膜が露出するまで前記第１の導電膜をエッチングする。
本発明の半導体装置の製造方法の一態様では、前記第４の工程と、前記第５の工程の間に、前記第１の導電膜の表面を研磨して平坦化する第９の工程を更に有する。
本発明の半導体装置の製造方法の一態様では、前記第１の工程において、前記半導体基板上にシールドプレート電極が埋設されたフィールドシールド素子分離構造を形成する。
本発明によれば、スタック型のメモリセルキャパシタを備えた半導体装置において、そのメモリセルキャパシタの容量を効果的に増加させた半導体装置と、この半導体装置の安定的かつ確実な製造方法を提供することができる。
従って、これらの半導体装置のさらなる発展に寄与するものである。
本発明においては、電荷蓄積膜に凹部、あるいは開孔が形成されているため、誘電体膜の面積を大きくとることができ電荷蓄積量を増加させることができる。特に開孔部を形成した場合には、開孔部の下面から上面までの範囲で、電荷蓄積膜と導電膜を誘電体膜を介して対向させることができるため電荷蓄積量を増加に効果的である。
そして、本発明の半導体装置の製造方法においては、マスクパターンの第１の開口に倣って第１の導電膜（電荷蓄積膜）をエッチングして分断すると同時に、マスクパターンの第２の開口に倣ってこれらの凹部、あるいは開孔を自己整合的に形成することができる。
この際、第１の開口の幅を第２の開口の幅の２倍以上に形成しておくことによって、マイクロローディング効果により第２の開口におけるエッチングレートを抑えて、第１の導電膜を分断することなく確実に凹部を形成することができる。
また、素子分離構造と素子活性領域の境界の段差に跨がるように第１の導電膜が形成された場合、表面を研磨して平坦化してから第１の導電膜のエッチングを行うことにより、第１の開口に倣って素子分離構造が露出するまでエッチングを行っても、素子活性領域の上層に形成された第２の開口においては第１の導電膜を分断することなく凹部を形成することができる。
第１の導電膜に開孔を形成する場合には、第１の開口及び第２の開口において下層の積層膜が露出するまで第１の導電膜のエッチングを行うことにより、第１の開口に倣って第１の導電膜を分断し、第２の開孔に倣って開孔を形成することができる。
（第１の実施形態）
以下、本発明の第１の実施形態におけるＥＥＰＲＯＭのメモリセルの構成をその製造方法とともに説明する。図１〜図３及び図４〜図７は第１の実施形態におけるＥＥＰＲＯＭのメモリセルの製造工程を示した側断面図であり、図８はこのＥＥＰＲＯＭのメモリセル領域を示す概略平面図である。そして、図８のＩ−Ｉ断面が図１〜図３に対応し、ＩＩ−ＩＩ断面が図４〜図７に対応している。
まず、ｐ型シリコン半導体基板１上を、いわゆるＬＯＣＯＳ法により選択的に酸化し、フィールド酸化膜２を形成する。これによりｐ型シリコン半導体基板１は素子分離が成され、素子形成領域３が画定される。
次に、ｐ型シリコン半導体基板上１の素子形成領域３を熱酸化し、１００Å程度の膜厚でトンネル酸化膜４を形成し、図１（ａ）及び図４（ａ）に示す状態を得る。この後、形成したフィールド酸化膜２及びトンネル酸化膜４上の全面に、低圧ＣＶＤ法によりドーパントガスを添加しながら５０００Å程度の膜厚で多結晶シリコン膜５を形成する。あるいは、ノンドープの多結晶シリコン膜５を形成し、砒素等の不純物をイオン注入して多結晶シリコン膜５に導電性をもたせても良い。この状態を図４（ｂ）に示す。
次に、フォトリソグラフィ工程により、多結晶シリコン膜５上にフォトレジスト６を形成する。この際、図１（ｂ）に示すように、後に形成される浮遊ゲート電極９を分離する領域を０．６μｍ程度開口させてフォトレジスト開口部７を形成し、またトンネル酸化膜４の幅の略中央に相当する領域を０．２５μｍ程度開口させてフォトレジスト開口部８を形成する。
次に、上述したフォトレジスト６をマスクとして、フォトレジスト開口部７の下のフィールド酸化膜２の表面が露出するまで多結晶シリコン膜５をドライエッチングして、選択的に除去する。この際、フォトレジスト開口部８の幅はフォトレジスト開口部７の幅に比して半分以下に狭く形成されているため、フォトレジスト開口部８に露出する多結晶シリコン膜５のエッチングにおいて、マイクロローディング効果によってエッチャントの供給が低下し、結果としてエッチレートが低下する。
すなわち、フォトレジスト開口部７に露出する多結晶シリコン膜５のエッチングの進行は、フォトレジスト開口部８に露出する多結晶シリコン膜５のエッチングの進行よりも速く、これによりフォトレジスト開口部７の多結晶シリコン膜５が先に除去され、その下のフィールド酸化膜２が露出する。
フォトレジスト開口部７においてフィールド酸化膜２が露出したところで、ドライエッチングを停止する。これにより多結晶シリコン膜５がフォトレジスト開口部７の位置で分離されて、浮遊ゲート電極９が形成される。また、フォトレジスト開口部８の位置においては、多結晶シリコン膜５が底面に残り、浮遊ゲート電極９上に凹部２０が形成される。この状態を図１（ｃ）及び図４（ｃ）に示す。
次に、図２（ａ）及び図５（ａ）に示すように、全面に膜厚５０Å程度のシリコン酸化膜、膜厚４０Å程度のシリコン窒化膜、及び膜厚５０Å程度のシリコン酸化膜を順にＬＰＣＶＤ法により堆積し、ＯＮＯ膜で構成される誘電体膜１０を形成する。
次に、図２（ｂ）及び図５（ｂ）に示すように、誘電体膜１０上にＣＶＤ法により１５００Å程度の膜厚で多結晶シリコン膜１１を形成し、その後、浮遊ゲート電極９、誘電体膜１０と共にパターニングして複合ゲート電極１２を完成させる。この状態を図２（ｂ）及び図５（ｃ）に示す。ここで、浮遊ゲート電極９は多結晶シリコン膜１１に印加される電圧によって、電荷を蓄積する電荷蓄積膜としての機能を有する。
次に、この複合ゲート電極１２をマスクとして、ｐ型シリコン半導体基板１の表面領域に砒素をイオン注入して、ｎ型の不純物拡散層であるソース領域１３、ドレイン領域１４を形成する。この際のイオン注入条件は、７０ｋｅｖ程度の加速エネルギーをかけて、５×１０15／ｃｍ2 程度のドーズ量が適当である。その後、温度９００℃で３０分程度のアニールを行い、注入した砒素を活性化させて図６（ａ）に示す状態を得る。
次に、図６（ｂ）に示すように、ＣＶＤ法により全面に渡って層間絶縁膜であるＢＰＳＧ膜１５を堆積した後、リフローすることにより表面を平坦化する。その後、ＢＰＳＧ膜１５にコンタクトホール１６、１７及び１８を形成しソース領域１３、多結晶シリコン膜１１、ドレイン領域１４の一部をそれぞれ露出させて、図７（ａ）に示す状態を得る。
その後、スパッタ法によりアルミニウム合金膜１９を堆積して、コンタクトホール１６、１７及び１８を埋め込んだ後、フォトリソグラフィ及びそれに続くドライエッチング工程により配線パターンを形成して、図３（ａ），図７（ｂ）及び図８に示すようなＥＥＰＲＯＭのメモリセルを完成させる。
なお、最初の工程で画定した素子形成領域３は、ＬＯＣＯＳ法以外の方法で画定しても良い。いわゆるフィールドシールド構造で画定する場合には、まずｐ型半導体基板１上にシールドゲート酸化膜を形成し、その上に多結晶シリコン薄膜、ＣＶＤ酸化膜を順次形成する。
次に、素子分離領域となる部分以外の、上述した積層構造を除去するパターニングを行い、その後ＣＶＤ酸化膜を形成し、異方性エッチングにより上述のパターニングされた積層構造の側壁のみにＣＶＤ酸化膜を残すことにより、素子分離領域を形成する。図３（ｂ）には、この様にして形成されたフィールドシールド素子分離構造を有するＥＥＰＲＯＭのメモリセルを示す。この図でＣＶＤ酸化膜２３に覆われた多結晶シリコン薄膜２４がシールドプレート電極に相当する。
また、半導体基板上に形成された溝を絶縁膜によって埋め込んでなるトレンチ型素子分離構造によって素子活性領域を画定してもよい。
以上示したように、第１の実施形態においては、ＥＥＰＲＯＭのメモリセルの隣接する浮遊ゲート電極９をエッチングにより分離させる際に、フォトレジスト開口部８の幅をフォトレジスト開口部７の幅の半分以下に形成する。これにより、フォトレジスト開口部７に露出している多結晶シリコン膜５を、下層のフィールド酸化膜２が露出するまでエッチング除去しても、マイクロローディング効果によりフォトレジスト開口部８においては、底面に多結晶シリコン膜５を残して凹部２０が形成される。
この際、フィールド酸化膜２が露出した時点でエッチングを停止しているので、マイクロローディング効果により凹部２０の底面は確実に、フィールド酸化膜２の表面より上層に位置する。これにより凹部２０によって多結晶シリコン膜５が分断されることはない。従って、安定して凹部２０をもつ浮遊ゲート電極９を形成することが可能である。
また、凹部２０は、浮遊ゲート電極９を分離する工程と同時に、自己整合的に形成されるため、工程を増やすことなく形成することができる。
そして、凹部２０が形成された浮遊ゲート電極９、ＯＮＯ膜で構成される誘電体膜１０、多結晶シリコン膜１１で構成される複合ゲート電極１２は、凹部２０の分だけ誘電体膜１０の容量が増加し、結果としてメモリセルの書き込み特性及び消去特性を向上させることができる。
（変形例）
次に、第１の実施形態の変形例を説明する。図９及び図１０はこの変形例におけるＥＥＰＲＯＭのメモリセルの製造工程を示した側断面図であり、図１１はこのＥＥＰＲＯＭのメモリセル領域を示す概略平面図である。そして、図１１のＩ−Ｉ断面が図９及び図１０に対応している。なお、第１の実施形態で示したＥＥＰＲＯＭの構成要素等に対応する部材等については、同符号を記して一部説明を省略する。
図９（ａ）は上述した第１の実施形態における、図１（ｂ）に示した工程に相当するものであって、この変形例において、図９（ａ）に示す状態に至るまでの工程は第１の実施形態と同じである。そして、図９（ａ）に示すように、多結晶シリコン膜５上に形成されたフォトレジスト６の開口箇所が第１の実施形態よりも増えている。
すなわち、図９（ａ）に示すように、変形例においてはフォトレジスト開口部７とフォトレジスト開口部８の間に略円筒形状のフォトレジスト開口部２１が形成されている。
そして、このフォトレジスト６をマスクとして、多結晶シリコン膜５をドライエッチングにより選択的に除去する。この際、前述したフォトレジスト開口部８とフォトレジスト開口部２１において、下層のフィールド酸化膜２が露出するまでエッチングを行い、図９（ｂ）に示すように略円筒形状の開口部２２を形成するとともに、フォトレジスト開口部７においては凹部２０を形成する。
その後、第１の実施形態と同様に、全面にＯＮＯ膜で構成される誘電体膜１０を形成した後、ＣＶＤ法により多結晶シリコン膜１１を形成し、パターニングすることにより複合ゲート電極１２を形成する。
その後、第１の実施形態と同様に砒素をイオン注入して、図示せぬソース領域１３、ドレイン領域１４を形成したのち、全面にＢＰＳＧ膜１５を堆積してリフローし、コンタクトホール１６、１７及び１８を形成してアルミニウム合金膜１９を堆積後、パターニングすることにより図１０及び図１１に示すようなＥＥＰＲＯＭのメモリセルを完成させる。
このように構成した変形例におけるＥＥＰＲＯＭのメモリセルにおいては、浮遊ゲート電極９上に略円筒形状の開口部２２が追加されたことにより、第１の実施形態と比してさらに誘電体膜１０の容量を増やすことができ、結果として、さらにメモリセルの書き込み及び消去特性を向上させることができる。
なお、変形例におけるフォトレジスト開口部２１の口径を適当に変えることにより、マイクロローディング効果によるエッチレートの増減が可能である。例えば、変形例における孔径よりも小さくしてフォトレジスト開口部７と同等のエッチレートとして、下層のフィールド酸化膜２を露出させない程度に多結晶シリコン膜５を除去しても良い。
この場合には、図９（ａ）に示した工程において、図１２（ａ）に示すように、フォトレジスト開口部７とフォトレジスト開口部８の間に孔径がより小さい略円筒形状のフォトレジスト開口部２６を形成する。
そして、このフォトレジスト６をマスクとして、多結晶シリコン膜５をドライエッチングにより選択的に除去する。この際、上述したフォトレジスト開口部２６に露出する多結晶シリコン膜５もエッチング除去され、図１２（ｂ）に示すような略円筒形状の凹部２５が形成される。
その後、全面にＯＮＯ膜で構成される誘電体膜１０を形成した後、ＣＶＤ法により多結晶シリコン膜１１を形成し、パターニングすることにより複合ゲート電極１２を形成する。
その後、砒素をイオン注入して、図示せぬソース領域１３、ドレイン領域１４を形成した後、全面にＢＰＳＧ膜１５を堆積してリフローを行い、コンタクトホール１６、１７及び１８を形成してアルミニウム合金膜１９を堆積後、パターニングすることにより図１３及び図１４の概略平面図に示すようなＥＥＰＲＯＭのメモリセルを完成させる。
このように、フォトレジスト開口部２６の孔径を小さくしてマイクロローディング効果をもたせることにより凹部２５を形成しても、第１の実施形態と比して誘電体膜１０の容量を増やすことができ、メモリセルの書き込み及び消去特性を向上させることができる。
（第２の実施形態）
以下、本発明の第２の実施形態におけるＥＥＰＲＯＭの構成をその製造方法とともに説明する。図１５及び図１６は第２の実施形態におけるＥＥＰＲＯＭのメモリセルの製造工程を示した側断面図であり、図１７はこのＥＥＰＲＯＭのメモリセル領域を示す概略平面図である。そして、図１７のＩ−Ｉ断面が図１５及び図１６に対応している。なお、第１の実施形態で示したＥＥＰＲＯＭの構成要素等に対応する部材等については、同符号を記して一部説明を省略する。
この第２の実施形態においては、多結晶シリコン膜５を形成した後、フォトレジスト６を形成する工程の前に化学機械研磨（ＣＭＰ）法により多結晶シリコン膜５の表面を平坦化させる工程を有することで第１の実施形態と異なっている。
図１５（ａ）は、第１の実施形態における図４（ｂ）に示した工程に相当する図であって、フィールド酸化膜２及びトンネル酸化膜４上にＬＰＣＶＤ法により膜厚１０００Å程度の多結晶シリコン膜５が形成されている。図１５（ａ）に示す状態に至るまでの工程は第１の実施形態と同じである。
この後、図１５（ｂ）に示すように、化学機械研磨（ＣＭＰ）法によって多結晶シリコン膜５の表面を平坦化する。
次に、図１６（ａ）に示すように、多結晶シリコン膜５上にフォトレジスト６を形成する。この際、後に形成される浮遊ゲート電極９を分離する領域を０．６μｍ程度開口させてフォトレジスト開口部７を形成し、また浮遊ゲート電極９の中央に相当する領域の上部を０．６μｍ程度開口させてフォトレジスト開口部８を形成する。
そして、フォトレジスト６をマスクとして多結晶シリコン膜５をドライエッチングして、フォトレジスト開口部７においてフィールド酸化膜２が露出したところでエッチングを停止する。この際、多結晶シリコン膜５は前述した化学機械研磨によってその表面が平坦化されているため、フィールド酸化膜２が露出した時点でエッチングを停止すると、フィールド酸化膜２とトンネル酸化膜４の表面の段差によってフォトレジスト開口部８においてはトンネル酸化膜４が露出せずに凹部２０が形成される。
従って、浮遊ゲート電極９を分離すると同時に、制御性良く凹部２０を形成することができる。この状態を図１６（ｂ）及び図１７に示す。
その後は、第１の実施形態と同様に、図示せぬＯＮＯ膜で構成される誘電体膜１０を形成した後、ＣＶＤ法により多結晶シリコン膜１１を形成してこれらをパターニングすることにより複合ゲート電極１２を形成する。
その後、第１の実施形態と同様にｐ型半導体基板上に砒素をイオン注入した後、図示せぬＢＰＳＧ膜１５の形成及びリフロー後、コンタクトホール１６、１７及び１８の開孔、アルミニウム合金膜１９の形成及びパターニングの工程を経て、ＥＥＰＲＯＭのメモリセルを完成させる。
以上示したように、第２の実施形態によれば、フォトレジスト６を形成する前に多結晶シリコン膜５の表面を平坦化することによって、フォトレジスト開口部８においてフィールド酸化膜２が露出するまでエッチングを行ってもフォトレジスト開口部７においては下層のトンネル酸化膜４を露出させることなく、確実に凹部２０を形成することができる。
この際、トンネル酸化膜４の表面とフィールド酸化膜２の表面の段差を十分に大きくしておくことによって、更に制御性良く底面に多結晶シリコン膜５を残して凹部２０を形成することができる。
また、第２の実施形態においても浮遊ゲート電極９を分離したところで、自己整合的に凹部２０を形成することができる。
さらに、平坦化された多結晶シリコン膜５上にフォトレジスト６を形成し、リソグラフィ工程によりパターニングするため、リソグラフィ工程の際にフォトレジスト開口部７及びフォトレジスト開口部８の幅をより制御性良く形成することができる。
なお、以上示した第１及び第２の実施形態においては、電荷蓄積膜として多結晶シリコンからなる浮遊ゲート電極９を用いたＥＥＰＲＯＭやＥＰＲＯＭなどの不揮発性メモリについて説明したが、例えば電荷蓄積膜としてシリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜を用いることにより、この電荷蓄積膜と、制御ゲート、ソース・ドレインからなるＭＯＮＯＳ型不揮発性メモリに本発明を適用してもよい。また、電荷蓄積膜としてシリコン酸化膜、シリコン窒化膜の積層膜を用いることにより、この電荷蓄積膜と制御ゲート、ソース・ドレインからなるＭＮＯＳ型不揮発性メモリに適用してもよい。電荷蓄積膜を上述のように絶縁膜によって構成した場合は、誘電体膜１０の形成を行わなくてもよい。この場合、シリコン酸化膜やシリコン窒化膜の界面に電荷が蓄積される。
図３２は、以上示した第１及び第２の実施形態において、単位メモリセルそれぞれのソース領域１３を共通の拡散層として形成し、単位メモリセルそれぞれに共通な選択トランジスタのゲート電極３０を設けた平面図を示している。
また、ＥＥＰＲＯＭを、その記憶情報がバイナリデータの場合、記憶状態を２ビット以上の所定値とし、いわゆる多値メモリとして構成することも可能である。この場合、記憶状態がｎビット（２n 値、ｎは２以上の整数）であれば、２n 種のしきい値電圧を設定すればよい。例えば記憶状態が２ビット（４値）である場合、４種の基準電圧（しきい値電圧）を記憶状態"００"，"０１"，"１０"，"１１"に対応させ、読み出し時に所定の判定動作により前記４種のうちからＥＥＰＲＯＭの各メモリセルの１つの記憶状態を特定する。また、記憶状態が３ビット（８値）である場合、８種の基準電圧（しきい値電圧）を記憶状態"０００"，"００１"，"０１０"，"０１１"，"１００"，"１０１"，"１１０"，"１１１"に対応させ、読み出し時に所定の判定動作により前記８種のうちから１つの記憶状態を特定すればよい。この多値ＥＥＰＲＯＭによれば、上述した諸効果に加え、各メモリセルの記憶密度が大幅に向上するため、更なる高集積化や微細化の要請に十分に応えることができる。ここで、記憶情報がバイナリデータでなく、例えば０，１，２で構成される情報である場合、記憶状態を"０"，"１"，"２"としたり、"００"，"０１"，"０２"，"１０"，"１１"，"１２"，"２０"，"２１"，"２２"とすることも可能である。このような場合では、前者では記憶状態を３値、後者では９値と表現することになろう。また、この多値化は、ＥＥＰＲＯＭのみならず、後述のＤＲＡＭや、その他諸々の半導体メモリにも適用可能である。
ここで、例えば前述のＥＥＰＲＯＭを各メモリセルに２ビットの記憶情報が可能な多値メモリとした場合において、記憶情報の書き込み方法について説明する。先ず、記憶情報"１１"を書き込む場合、メモリセルのドレイン領域１４を接地電位とし、ソース領域１３を開放し、多結晶シリコン膜１１に２２Ｖ程度を印加する。このとき、ドレイン領域１４から電子がトンネル酸化膜４を通して浮遊ゲート電極９に注入され、しきい値電圧（ＶT ）が正方向へシフトする。そして、メモリセルのしきい値電圧が４Ｖ程度に上昇する。この記憶状態を"１１"とする。
次に、データ"１０"を書き込む場合、メモリセルのドレイン領域１４を接地電位として、ソース領域１３を開放し、多結晶シリコン膜１１に２０Ｖ程度を印加する。このとき、ドレイン領域１４から電子がトンネル酸化膜４を通して浮遊ゲート電極９に注入され、メモリセルのしきい値電圧が３Ｖ程度となる。この記憶状態を"１０"とする。
次に、データ"０１"を書き込む場合、メモリセルのドレイン領域１４を接地電位として、ソース領域１３を開放し、多結晶シリコン膜１１に１８Ｖ程度を印加する。このとき、ドレイン領域１４から電子がトンネル酸化膜４を通して浮遊ゲート電極９に注入され、メモリセルのしきい値電圧が２Ｖ程度となる。この記憶状態を"０１"とする。
次に、データ"００"を書き込む場合、メモリセルのドレイン領域１４に１０Ｖ程度を印加して、ソース領域１３を開放し、多結晶シリコン膜１１を接地電位とする。このとき、浮遊ゲート電極９に注入されていた電子がドレイン領域１４から引き抜かれ、メモリセルのしきい値電圧が１Ｖ程度となる。この記憶状態を"００"とする。
続いて、例えば前述のＥＥＰＲＯＭを各メモリセルに２ビットの記憶情報が可能な多値メモリとした場合において、読み出し方法の各ステップの一例を図３３を用いて以下で説明する。先ず、メモリセルに記憶された記憶情報の上位ビットが"０"と"１"との何れであるかを判定する。この場合、ソース領域１３及びドレイン領域１４と多結晶シリコン膜１１に５Ｖ程度を印加し（ステップＳ１）、ドレイン電流をセンスアンプで検出し、しきい値電圧ＶT と比較トランジスタＴｒ１のしきい値電圧との大小関係を判定する（ステップＳ２）。このとき、しきい値電圧ＶT がトランジスタＴｒ１のしきい値電圧より大きい場合には、上位ビットが"１"であると判定され、逆にトランジスタＴｒ１の電流が小さい場合には上位ビットが"０"であると判定される。
ここで、しきい値電圧ＶT がトランジスタＴｒ１のしきい値電圧より大きい場合には、同様の読み出し動作をトランジスタＴｒ２を用い、メモリセルに流れる電流とトランジスタＴｒ２に流れる電流とを比較し（ステップＳ３）、しきい値電圧ＶT がトランジスタＴｒ１のしきい値電圧より小さい場合には、同様の読み出し動作をトランジスタＴｒ３を用いて判定する（ステップＳ４）。
ステップＳ３において、上述の読み出し動作でしきい値電圧ＶT がトランジスタＴｒ２のしきい値電圧より大きい場合には、メモリセルに記憶された記憶情報は"１１"であると判定され（ステップＳ５）、メモリセルから読み出される。一方、ステップＳ３において、しきい値電圧ＶT がトランジスタＴｒ２のしきい値電圧より小さい場合には、メモリセルに記憶された記憶情報は"１０"であると判定され（ステップＳ６）、メモリセルから読み出される。
また、ステップＳ４において、次にトランジスタＴｒ３のしきい値電圧と比較し、メモリセルのしきい値電圧が大きい場合には、メモリセルに記憶された記憶情報は"０１"であると判定され（ステップＳ７）、メモリセルから読み出される。一方、ステップＳ４において、しきい値電圧ＶT がトランジスタＴｒ３のしきい値電圧より小さい場合には、メモリセルに記憶された記憶情報は"００"であると判定され（ステップＳ８）、メモリセルから読み出される。
また、多値不揮発性トランジスタの書き込み、又は読み出し方法に関しては、特許文献５、特許文献６に記載されている。
（第３の実施形態）
以下、本発明の第３の実施形態におけるスタックトキャパシタセル構造のＤＲＡＭの構成をその製造方法と共に説明する。図１８〜図２２は第３の実施形態における隣接する２つのＤＲＡＭのメモリセルの製造工程を示した側断面図であり、図２３はこのＤＲＡＭのメモリセル領域を示す概略平面図である。そして、図２３のＩ−Ｉ断面が図１８〜図２２に対応している。
まず、図１８（ａ）に示すように、ｐ型シリコン半導体基板３１上をいわゆるＬＯＣＯＳ法により選択的に酸化し、フィールド酸化膜３２を形成する。これによりｐ型シリコン半導体基板３１は素子分離が成され、２箇所の素子形成領域３３が画定される。
次に、素子形成領域３３上を熱酸化することにより、厚さ１３０Å程度のゲート酸化膜３４を形成した後、全面に渡ってＣＶＤ法により多結晶シリコン膜３５を形成する。
次に、フォトリソグラフィ及びそれに続くドライエッチングにより、ゲート酸化膜３４及び多結晶シリコン膜３５をパターニングして、ゲート電極３６を形成する。この状態を図１８（ｂ）に示す。
次に、ゲート電極３６をマスクにして砒素をイオン注入して、ｎ型の不純物拡散層であるソース領域３７、ドレイン領域３８を形成する。その後、アニールすることにより砒素イオンを活性化させる。この際のイオン注入条件は、７０ｋｅｖ程度の加速電圧をかけて、５×１０15／ｃｍ2 程度のドーズ量、また、アニールは、温度９００℃で３０分程度が適当である。これにより、図１８（ｃ）に示すようにｐ型シリコン基板３１上にｎ型のＭＯＳトランジスタが形成される。
次に、図１９（ａ）に示すように、ｐ型シリコン半導体基板３１上全面に渡ってＣＶＤ法により層間絶縁膜であるＢＰＳＧ膜３９を形成した後、リフロー処理して表面を平坦化する。
次に、図１９（ｂ）に示すように、ソース領域３７の一部を露出させる開孔４０をＢＰＳＧ膜３９に形成する。その後、開孔４０を充填してＢＰＳＧ膜３９上に、低圧ＣＶＤ法によりドーパントガスを添加しながら多結晶シリコン膜４１を形成する。あるいは、ノンドープの多結晶シリコン膜４１をＢＰＳＧ膜３９上に形成して、砒素等の不純物をイオン注入して多結晶シリコン膜４１に導電性をもたせても良い。この状態を図２０（ａ）に示す。
次に、フォトリソグラフィ工程により、多結晶シリコン膜４１上にフォトレジスト４２を形成する。この際、図２０（ｂ）に示すように、後に形成される隣接するスタックトキャパシタセルの下部電極４８を分離する領域を０．６μｍ程度開口させてフォトレジスト開口部４３を形成し、また形成される下部電極４８の中央近傍の領域を０．２５μｍ程度開口させてフォトレジスト開口部４４を形成する。
次に、フォトレジスト４２をマスクとして、多結晶シリコン膜４１をドライエッチングして、選択的に除去する。この際、フォトレジスト開口部４４の幅はフォトレジスト開口部４３の幅に比して半分以下に狭く形成されているため、フォトレジスト開口部４４に露出する多結晶シリコン膜４１のエッチングにおいて、マイクロローディング効果によってエッチャントの供給が低下し、結果としてエッチレートが低下する。
すなわち、フォトレジスト開口部４３に露出する多結晶シリコン膜４１のエッチングの進行は、フォトレジスト開口部４４に露出するエッチングの進行よりも速く、これによりフォトレジスト開口部４３に露出する多結晶シリコン膜４１が先に除去され、その下のＢＰＳＧ膜３９が露出する。
フォトレジスト開口部４３においてＢＰＳＧ膜３９が露出したところで、ドライエッチングを停止する。これにより多結晶シリコン膜４１がフォトレジスト開口部４３の位置で分離されて、スタックトキャパシタセルの下部電極４８が形成される。また、フォトレジスト開口部４４の位置においては、多結晶シリコン膜４１が底面に残り、下部電極４８に凹部４９が形成される。この状態を図２１（ａ）に示す。
次に、全面に膜厚３０Å程度のシリコン窒化膜をＬＰＣＶＤ法より堆積し、これを８５０℃程度の酸素雰囲気中で酸化することにより、ＯＮＯ膜で形成される誘電体膜４５を形成する。
次に、誘電体膜４５上にＣＶＤ法により１５００Å程度の膜厚で、スタックトキャパシタセルの上部電極である多結晶シリコン膜４６を形成し、誘電体膜４５と共にパターニングして、図２１（ｂ）に示すような、下部電極４８、誘電体膜４５及び上部電極である多結晶シリコン膜４６により構成されるスタックトキャパシタセル構造を完成させる。ここで、下部電極４８は誘電体膜４５を介して多結晶シリコン膜４６と容量結合する電荷蓄積膜としての機能を果たす。
次に、図２２（ａ）に示すように、全面にＢＰＳＧ膜５０を形成し、リフローした後、コンタクトホール４７を形成してドレイン領域３８の一部を露出させる。その後、スパッタ法によりビット線であるアルミニウム合金膜５１を形成して、コンタクトホール４７内に充填しＢＰＳＧ膜５０上に堆積させる。そして、アルミニウム合金膜５１をパターニングして図２２（ｂ）及び図２３に示すようなスタックトキャパシタセル構造のＤＲＡＭを完成させる。
以上示したように、第３の実施形態においては、スタックトキャパシタセル構造のＤＲＡＭにおいて、隣接する下部電極４８をエッチングにより分離させる際に、フォトレジスト開口部４４の幅をフォトレジスト開口部４３の幅の半分以下り形成する。これにより、フォトレジスト開口部４３に露出している多結晶シリコン膜４１を、下層のＢＰＳＧ膜３９が露出するまでエッチング除去しても、マイクロローディング効果により、フォトレジスト開口部４４においては、底面に多結晶シリコン膜４１を残して、凹部４９が形成される。
この際、ＢＰＳＧ膜３９が露出した時点でエッチングを停止しているので、マイクロローディング効果により、凹部４９の底面は確実にＢＰＳＧ膜３９の表面より上層に位置する。これにより凹部４９によって多結晶シリコン膜４１が分断されることはない。従って、安定して凹部４９をもつ下部電極４８を形成することが可能である。
また、凹部４９は、下部電極４８を分離する工程と同時に、自己整合的に形成されるため、工程を増やすことなく形成することができる。
そして、凹部４９が形成された下部電極４８、ＯＮＯ膜で構成される誘電体膜４５、上部電極である多結晶シリコン膜４６で構成されるスタックトキャパシタセル構造は、凹部４９の分だけ誘電体膜４５の容量が増加し、結果としてメモリセルの書き込み及び消去特性を向上させることができる。
（変形例）
次に、第３の実施形態の変形例を説明する。図２４〜図２６はこの変形例における２つのＤＲＡＭの隣接するメモリセルキャパシタの製造工程を示した側断面図であり、図２７はこのメモリセルキャパシタを示す概略平面図である。そして、図２７のＩ−Ｉ断面が図２４〜図２６に対応している。なお、第３の実施形態で示したＤＲＡＭの構成要素等に対応する部材等については、同符号を記して一部説明を省略する。
図２４（ａ）は上述した第３の実施形態における、図２０（ｂ）に示した工程に相当するものであって、この変形例において、図２４（ａ）に示す状態に至るまでの工程は第３の実施形態と同じである。そして、図２４（ａ）に示すように、多結晶シリコン膜４１上に形成されたフォトレジスト４２の開口箇所が第３の実施形態よりも増えている。
すなわち、第１の実施形態と同様に後に形成される隣接するスタックトキャパシタセルの下部電極４８を分離する領域を０．６μｍ程度開口させてフォトレジスト開口部４３を形成し、また形成される下部電極４８の中央近傍の領域を０．２５μｍ程度開口させてフォトレジスト開口部４４を形成する。そして、変形例においてはフォトレジスト開口部４３とフォトレジスト開口部４４の間に略円筒形状のフォトレジスト開口部５３を形成する。
次に、フォトレジスト４２をマスクとして、多結晶シリコン膜４１をドライエッチングして選択的に除去する。この際、フォトレジスト開口部４４の幅はフォトレジスト開口部４３，５３の幅に比して半分以下に狭く形成されているため、フォトレジスト開口部４４に露出する多結晶シリコン膜４１のエッチングにおいて、マイクロローディング効果によってエッチャントの供給が低下し、結果としてエッチレートが低下する。
すなわち、フォトレジスト開口部４３，５３に露出する多結晶シリコン膜４１のエッチングの進行は、フォトレジスト開口部４４に露出するエッチングの進行よりも速く、これによりフォトレジスト開口部４３，５３に露出する多結晶シリコン膜４１が先に除去され、その下のＢＰＳＧ酸化膜３９が露出する。
フォトレジスト開口部４３，５３においてＢＰＳＧ膜３９が露出したところで、ドライエッチングを停止する。これにより多結晶シリコン膜４１がフォトレジスト開口部４３の位置で分離されて、スタックトキャパシタセルの下部電極４８が形成される。そして、フォトレジスト開口部５３においては下層のＢＰＳＧ膜が露出して下部電極４８に略円筒形状の開口部５４が形成される。また、フォトレジスト開口部４４の位置においては、多結晶シリコン膜４１が底面に残り、下部電極４８に凹部４９が形成される。この状態を図２４（ｂ）に示す。
次に、全面に膜厚３０Å程度のシリコン窒化膜をＬＰＣＶＤ法より堆積し、これを８５０℃程度の酸素雰囲気中で酸化することにより、ＯＮＯ膜で形成される誘電体膜４５を形成する。
次に、誘電体膜４５上にＣＶＤ法により１５００Å程度の膜厚で、スタックトキャパシタセルの上部電極である多結晶シリコン膜４６を形成し、誘電体膜４５と共にパターニングして、図２５（ａ）に示すような、下部電極４８、誘電体膜４５及び上部電極である多結晶シリコン膜４６により構成されるスタックトキャパシタセル構造を完成させる。
次に、図２５（ｄ）に示すように、全面にＢＰＳＧ膜５０を形成し、リフローした後、コンタクトホール４７を形成してドレイン領域３８の一部を露出させる。その後、スパッタ法によりビット線であるアルミニウム合金膜５１を形成して、コンタクトホール４７内に充填しＢＰＳＧ膜５０上に堆積させる。そして、アルミニウム合金膜５１をパターニングして図２６及び図２７に示すようなスタックトキャパシタセル構造のＤＲＡＭを完成させる。
この変形例によれば、略円筒形状の開口部５４により第３の実施形態と比してさらにＯＮＯ膜で構成される誘電体膜４５の容量を増やすことができ、結果として容量結合比を上げることができる。
なお、変形例におけるフォトレジスト開口部５３の口径を適当に変えることにより、マイクロローディング効果によるエッチレートの増減が可能である。例えば、変形例における孔径よりも小さくしてフォトレジスト開口部４４と同等のエッチレートとして、下層のＢＰＳＧ膜３９を露出させない程度に多結晶シリコン膜５を除去しても良い。
この場合には、図２４（ａ）に示した工程において、図２８（ａ）に示すように、フォトレジスト開口部４３とフォトレジスト開口部４４の間に孔径がより小さい略円筒形状のフォトレジスト開口部５５を形成する。
そして、フォトレジスト４２をマスクとして、多結晶シリコン膜４１をドライエッチングして選択的に除去する。この際、フォトレジスト開口部４４，５５の幅はフォトレジスト開口部４３の幅に比して半分以下に狭く形成されているため、フォトレジスト開口部４４，５５に露出する多結晶シリコン膜４１のエッチングにおいて、マイクロローディング効果によってエッチャントの供給が低下し、結果としてエッチレートが低下する。
すなわち、フォトレジスト開口部４３に露出する多結晶シリコン膜４１のエッチングの進行は、フォトレジスト開口部４４，５５に露出するエッチングの進行よりも速く、これによりフォトレジスト開口部４３に露出する多結晶シリコン膜４１が先に除去され、その下のＢＰＳＧ酸化膜３９が露出する。
フォトレジスト開口部４３においてＢＰＳＧ膜３９が露出したところで、ドライエッチングを停止する。これにより多結晶シリコン膜４１がフォトレジスト開口部４３の位置で分離されて、スタックトキャパシタセルの下部電極４８が形成される。また、フォトレジスト開口部４４の位置においては、多結晶シリコン膜４１が底面に残り、下部電極４８に凹部４９が形成される。フォトレジスト開口部５５の位置においても、多結晶シリコン膜４１が底面に残り、下部電極４８に略円筒形状の凹部５６が形成される。この状態を図２８（ｂ）に示す。
次に、全面に膜厚３０Å程度のシリコン窒化膜をＬＰＣＶＤ法より堆積し、これを８５０℃程度の酸素雰囲気中で酸化することにより、ＯＮＯ膜で形成される誘電体膜４５を形成する。
次に、誘電体膜４５上にＣＶＤ法により１５００Å程度の膜厚で、スタックトキャパシタセルの上部電極である多結晶シリコン膜４６を形成し、誘電体膜４５と共にパターニングして、図２９（ａ）に示すような、下部電極４８、誘電体膜４５及び上部電極である多結晶シリコン膜４６により構成されるスタックトキャパシタセル構造を完成させる。
次に、図２９（ｂ）に示すように、全面にＢＰＳＧ膜５０を形成し、リフローした後、コンタクトホール４７を形成してドレイン領域３８の一部を露出させる。その後、スパッタ法によりビット線であるアルミニウム合金膜５１を形成して、コンタクトホール４７内に充填しＢＰＳＧ膜５０上に堆積させる。そして、アルミニウム合金膜５１をパターニングして図３０及び図３１の概略平面図に示すようなスタックトキャパシタセル構造のＤＲＡＭを完成させる。
なお、第３の実施形態において、第２の実施形態と同様に多結晶シリコン膜４１の表面を平坦化した後にフォトレジスト６を形成しても良い。この場合には、第２の実施形態と同様にマイクロローディング効果を利用しなくても、キャパシタの下部電極に凹部を形成することができる。また、平坦化された多結晶シリコン膜４１上にフォトレジスト６を形成してフォトリソグラフィー工程を行うため、フォトレジスト開口部４３及びフォトレジスト開口部４４の幅を、さらに制御性良く形成することができる。
なお、第２及び第３の実施形態においても、素子分離構造をフィールドシールド素子分離構造、あるいはトレンチ型素子分離構造により構成しても良い。
なお、第１〜第３の実施形態においては、誘電体膜としてシリコン酸化膜あるいはＯＮＯ膜を用いたが、誘電体膜はこれらに限定されるものではない。例えば、強誘電体膜を用いてもよい。
また、強誘電体膜を用いた場合は、多結晶シリコン膜５，１１の代わりに、白金、チタン化合物、タングステン化合物、ルテニウム化合物などを用いてもよく、白金層の下面にポリシリコン等の導電体層を設け２層構造としてもよい。
上記であげた強誘電体膜は、ＰＺＴ（ジルコン酸チタン酸鉛）、ＰＬＺＴ（ジルコン酸チタン酸鉛ランタン）、チタン酸バリウム、チタン酸パラジウム、チタン酸バリウムストロンチウム薄膜、チタン酸ビスマス等の強誘電性を示す物質であれば、他の物質を用いてもよい。また、強誘電体膜に代えて、例えば、タンタル酸化物、Ｔａ2 Ｏ5 ＢＳＴＯ等の誘電率が５０以上の高誘電体膜を使用してもよい。
また、以上示した第３の実施形態においても、３値以上の多値ＤＲＡＭに適用してもよい。例えば、多値ＤＲＡＭの書き込み、又は読み出し方法に関しては、特許文献４に記載されている。
また、電荷蓄積膜としてシリコン窒化膜を含む絶縁膜、あるいはシリコン酸化膜及びシリコン窒化膜を含む絶縁膜を用いてもよい。
本発明の第１の実施形態におけるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。 本発明の第１の実施形態におけるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。 本発明の第１の実施形態におけるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。 本発明の第１の実施形態におけるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。 本発明の第１の実施形態におけるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。 本発明の第１の実施形態におけるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。 本発明の第１の実施形態におけるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。 本発明の第１の実施形態におけるＥＥＰＲＯＭを示す概略平面図である。 本発明の第１の実施形態の変形例におけるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。 本発明の第１の実施形態の変形例におけるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。 本発明の第１の実施形態の変形例におけるＥＥＰＲＯＭを示す概略平面図である。 本発明の第１の実施形態の別の変形例におけるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。 本発明の第１の実施形態の別の変形例におけるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。 本発明の第１の実施形態の別の変形例におけるＥＥＰＲＯＭを示す概略平面図である。 本発明の第２の実施形態におけるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。 本発明の第２の実施形態におけるＥＥＰＲＯＭの製造方法を工程順に示す概略断面図である。 本発明の第２の実施形態におけるＥＥＰＲＯＭを示す概略平面図である。 本発明の第３の実施形態におけるスタックトキャパシタセル構造のＤＲＡＭの製造方法を工程順に示す概略断面図である。 本発明の第３の実施形態におけるスタックトキャパシタセル構造のＤＲＡＭの製造方法を工程順に示す概略断面図である。 本発明の第３の実施形態におけるスタックトキャパシタセル構造のＤＲＡＭの製造方法を工程順に示す概略断面図である。 本発明の第３の実施形態におけるスタックトキャパシタセル構造のＤＲＡＭの製造方法を工程順に示す概略断面図である。 本発明の第３の実施形態におけるスタックトキャパシタセル構造のＤＲＡＭの製造方法を工程順に示す概略断面図である。 本発明の第３の実施形態におけるスタックトキャパシタセル構造のＤＲＡＭを示す概略平面図である。 本発明の第３の実施形態の変形例におけるスタックトキャパシタセル構造のＤＲＡＭの製造方法を工程順に示す概略断面図である。 本発明の第３の実施形態の変形例におけるスタックトキャパシタセル構造のＤＲＡＭの製造方法を工程順に示す概略断面図である。 本発明の第３の実施形態の変形例におけるスタックトキャパシタセル構造のＤＲＡＭの製造方法を工程順に示す概略断面図である。 本発明の第３の実施形態の変形例におけるスタックトキャパシタセル構造のＤＲＡＭを示す概略平面図である。 本発明の第３の実施形態の別の変形例におけるスタックトキャパシタセル構造のＤＲＡＭの製造方法を工程順に示す概略断面図である。 本発明の第３の実施形態の別の変形例におけるスタックトキャパシタセル構造のＤＲＡＭの製造方法を工程順に示す概略断面図である。 本発明の第３の実施形態の別の変形例におけるスタックトキャパシタセル構造のＤＲＡＭの製造方法を工程順に示す概略断面図である。 本発明の第３の実施形態の別の変形例におけるスタックトキャパシタセル構造のＤＲＡＭを示す概略平面図である。 本発明の第１の実施形態におけるＥＥＰＲＯＭを示す概略平面図である。 本発明の第１の実施形態におけるＥＥＰＲＯＭの読み出し方法を示すフロ−チャ−トである。
符号の説明
１ ｐ型シリコン半導体基板
２ フィールド酸化膜
３ 素子形成領域
４ トンネル酸化膜
５，１１，２４，３５，４１，４６ 多結晶シリコン膜
６，４２ フォトレジスト
７，８，２１，２６，４３，４４，５３，５５ フォトレジスト開口部
９ 浮遊ゲート電極
１０、４５ 誘電体膜
１２ 複合ゲート電極
１３，３７ ソース領域
１４，３８ ドレイン領域
１５，３９，５０ ＢＰＳＧ膜
１６，１７，１８，４７ コンタクトホール
１９，５１ アルミニウム合金膜
２０，４９，５６ 凹部
２２，２５，５４ 開口部
２３ ＣＶＤ酸化膜
３０，３６ ゲート電極
３１ ｐ型シリコン半導体基板
３２ フィールド酸化膜
３３ 素子形成領域
３４ ゲート酸化膜
４０ 開孔
４８ 下部電極

Claims (4)

  1. 半導体基板上に素子分離構造を形成して、素子活性領域を画定する第１の工程と、
    前記素子活性領域上にゲート絶縁膜及びゲート電極を形成する第２の工程と、
    前記半導体基板に不純物を導入して、前記ゲート電極の両側の前記半導体基板の表面領域に１対の不純物拡散層を形成する第３の工程と、
    前記半導体基板上の全面に層間絶縁膜を形成する第４の工程と、
    前記層間絶縁膜を穿って、前記不純物拡散層の一方を露出させる開孔を形成する第５の工程と、
    前記層間絶縁膜上に第１の導電膜を形成するとともにこの第１の導電膜により前記開孔を充填し、前記第１の導電膜と前記一対の不純物拡散層の一方とを電気的に接続する第６の工程と、
    前記第１の導電膜上に少なくとも第１の開口及び第２の開口を有するマスクパターンを形成する第７の工程であって、前記第１の開口の幅が、前記第２の開口の幅の２倍以上である、第７の工程と、
    前記マスクパターンをマスクとして前記第１の導電膜をエッチングし、前記第１の開口部において前記第１の導電膜を分断すると同時に前記第２の開口部において前記第１の導電膜を底に残して凹部を形成する第８の工程と、
    前記第１の導電膜の表面を覆うように誘電体膜を形成する第９の工程と、
    前記誘電体膜上に第２の導電膜を形成し、この第２の導電膜を前記絶縁膜を介して前記第１の導電膜と対向させる第１０の工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第８の工程において、前記第１の開口部において前記層間絶縁膜が露出するまで前記第１の導電膜をエッチングすることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第６の工程と、前記第７の工程の間に、前記第１の導電膜を研磨して平坦化する第１１の工程を更に有し、
    前記第７の工程において前記第２の開口が前記素子活性領域の上層に位置するように前記マスクパターンを形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第１の工程において、前記半導体基板上にシールドプレート電極が埋設されたフィールドシールド素子分離構造を形成することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
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