JP4352011B2 - 半導体装置及びその製造方法 - Google Patents
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Description
まず、特許文献1に開示された従来例においては、浮遊ゲート電極上に形成された微細な凹凸は、特定条件のCVD法により形成されるためこの条件設定のため工程が煩雑になるという問題があった。また、この凹凸は非常に微細であるが故に、キャパシタ容量は増加するものの十分な効果を上げるまでにはいたらなかった。
従って、これらの半導体装置のさらなる発展に寄与するものである。
以下、本発明の第1の実施形態におけるEEPROMのメモリセルの構成をその製造方法とともに説明する。図1〜図3及び図4〜図7は第1の実施形態におけるEEPROMのメモリセルの製造工程を示した側断面図であり、図8はこのEEPROMのメモリセル領域を示す概略平面図である。そして、図8のI−I断面が図1〜図3に対応し、II−II断面が図4〜図7に対応している。
次に、第1の実施形態の変形例を説明する。図9及び図10はこの変形例におけるEEPROMのメモリセルの製造工程を示した側断面図であり、図11はこのEEPROMのメモリセル領域を示す概略平面図である。そして、図11のI−I断面が図9及び図10に対応している。なお、第1の実施形態で示したEEPROMの構成要素等に対応する部材等については、同符号を記して一部説明を省略する。
以下、本発明の第2の実施形態におけるEEPROMの構成をその製造方法とともに説明する。図15及び図16は第2の実施形態におけるEEPROMのメモリセルの製造工程を示した側断面図であり、図17はこのEEPROMのメモリセル領域を示す概略平面図である。そして、図17のI−I断面が図15及び図16に対応している。なお、第1の実施形態で示したEEPROMの構成要素等に対応する部材等については、同符号を記して一部説明を省略する。
以下、本発明の第3の実施形態におけるスタックトキャパシタセル構造のDRAMの構成をその製造方法と共に説明する。図18〜図22は第3の実施形態における隣接する2つのDRAMのメモリセルの製造工程を示した側断面図であり、図23はこのDRAMのメモリセル領域を示す概略平面図である。そして、図23のI−I断面が図18〜図22に対応している。
次に、第3の実施形態の変形例を説明する。図24〜図26はこの変形例における2つのDRAMの隣接するメモリセルキャパシタの製造工程を示した側断面図であり、図27はこのメモリセルキャパシタを示す概略平面図である。そして、図27のI−I断面が図24〜図26に対応している。なお、第3の実施形態で示したDRAMの構成要素等に対応する部材等については、同符号を記して一部説明を省略する。
2 フィールド酸化膜
3 素子形成領域
4 トンネル酸化膜
5,11,24,35,41,46 多結晶シリコン膜
6,42 フォトレジスト
7,8,21,26,43,44,53,55 フォトレジスト開口部
9 浮遊ゲート電極
10、45 誘電体膜
12 複合ゲート電極
13,37 ソース領域
14,38 ドレイン領域
15,39,50 BPSG膜
16,17,18,47 コンタクトホール
19,51 アルミニウム合金膜
20,49,56 凹部
22,25,54 開口部
23 CVD酸化膜
30,36 ゲート電極
31 p型シリコン半導体基板
32 フィールド酸化膜
33 素子形成領域
34 ゲート酸化膜
40 開孔
48 下部電極
Claims (4)
- 半導体基板上に素子分離構造を形成して、素子活性領域を画定する第1の工程と、
前記素子活性領域上にゲート絶縁膜及びゲート電極を形成する第2の工程と、
前記半導体基板に不純物を導入して、前記ゲート電極の両側の前記半導体基板の表面領域に1対の不純物拡散層を形成する第3の工程と、
前記半導体基板上の全面に層間絶縁膜を形成する第4の工程と、
前記層間絶縁膜を穿って、前記不純物拡散層の一方を露出させる開孔を形成する第5の工程と、
前記層間絶縁膜上に第1の導電膜を形成するとともにこの第1の導電膜により前記開孔を充填し、前記第1の導電膜と前記一対の不純物拡散層の一方とを電気的に接続する第6の工程と、
前記第1の導電膜上に少なくとも第1の開口及び第2の開口を有するマスクパターンを形成する第7の工程であって、前記第1の開口の幅が、前記第2の開口の幅の2倍以上である、第7の工程と、
前記マスクパターンをマスクとして前記第1の導電膜をエッチングし、前記第1の開口部において前記第1の導電膜を分断すると同時に前記第2の開口部において前記第1の導電膜を底に残して凹部を形成する第8の工程と、
前記第1の導電膜の表面を覆うように誘電体膜を形成する第9の工程と、
前記誘電体膜上に第2の導電膜を形成し、この第2の導電膜を前記絶縁膜を介して前記第1の導電膜と対向させる第10の工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第8の工程において、前記第1の開口部において前記層間絶縁膜が露出するまで前記第1の導電膜をエッチングすることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第6の工程と、前記第7の工程の間に、前記第1の導電膜を研磨して平坦化する第11の工程を更に有し、
前記第7の工程において前記第2の開口が前記素子活性領域の上層に位置するように前記マスクパターンを形成することを特徴とする請求項1又は2に記載の半導体装置の製造方法。 - 前記第1の工程において、前記半導体基板上にシールドプレート電極が埋設されたフィールドシールド素子分離構造を形成することを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
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