JP2928114B2 - 多層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法 - Google Patents

多層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリに関
し、特にフローティングゲート構造を有するトランジス
タにより記憶セルが構成されるメモリに関する。
【０００２】
【従来の技術】フローティングゲート及びコントロール
ゲートを有するトランジスタからなる記憶セルにより構
成される不揮発性メモリとして、例えば「S.Keeny et a
l., "Complete Transient Simulation of Flash E2PROM
Devices" IEEE ED-39, No.12DEC, 1992」に記載された
ものがある。この記憶セルの基本的構成は図１に示され
る。
【０００３】図１において、記憶セルは、不純物半導体
である例えばｐ形シリコンからなる基板１に形成された
ソース２及びドレイン３と、このソース、ドレイン間チ
ャネルに沿ってかつその上方に配され酸化物により包囲
されたフローティングゲート４と、このゲート４の上方
に該酸化物を隔てて形成されたコントロールゲート５と
を有するＭＯＳ型の電界効果トランジスタ（いわゆるＳ
ＡＭＯＳトランジスタに代表される）からなる。図１
（ａ）は、このセルの書き込みすなわちプログラムの様
子を示しており、ゲート電圧ＶG 及びドレイン電圧ＶD
を高レベルとするとホットエレクトロンが発生し、これ
をフローティングゲート４に蓄積する。図１（ｂ）は、
セルの記憶情報の消去の様子を示しており、ソース電圧
ＶS を高レベルとすることによりフローティングゲート
４に蓄積されたエレクトロンをソース２へ引き込み、フ
ローティングゲート４にホールを蓄積した状態にする。
すなわち、フローティングゲート４中のキャリアを制御
することによって、１つのセルにおける情報記憶状態を
つくる。例えばプログラム状態が論理「０」に、消去状
態が論理「１」に割り当てられる。
【０００４】このようにして記憶状態の定められるメモ
リセルの、プログラム状態と消去状態とにおけるドレイ
ン電流ＩD −ゲート電圧ＶG の特性が、図２に示され
る。しかしながら、このようなセルにおいては、１つの
セルは２つの状態しかとり得ず、従って２値の情報（す
なわち２進データの１ビット）しか記憶することができ
ないので、今日のメモリの記憶容量の増大化には不利な
側面も有する。
【０００５】
【発明が解決しようとする課題】本発明は、上述した点
に鑑みてなされたものであり、その目的とするところ
は、メモリの記憶容量の増大化に寄与し得る不揮発性メ
モリ及びそのプログラム方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明による不揮発性メ
モリは、半導体基板に互いに離隔して形成されてその間
にチャネルを形成するソース及びドレインと、前記チャ
ネルに対向するコントロールゲートとを有し、前記ソー
スから前記ドレインに亘る幅を有し前記ソース及びドレ
インの離隔方向と交差する方向に延在して前記チャネル
と前記コントロールゲートとの間において順次配列され
る少なくとも１つの第１フローティングゲートと、前記
第１フローティングゲートに対向し前記第１フローディ
ングゲートの延在方向と交差する方向に延在して前記チ
ャネルと前記コントロールゲートとの間において順次配
列される少なくとも１つの第２フローティングゲート
と、を備えたことを特徴とする。
【０００７】本発明による不揮発性メモリは、半導体基
板に互いに離隔して形成されてその間にチャネルを形成
するソース及びドレインと、前記チャネルに対向するコ
ントロールゲートとを有し、前記ソースから前記ドレイ
ンに亘る幅を有し前記ソース及びドレインの離隔方向と
交差する方向に延在して前記チャネルと前記コントロー
ルゲートとの間において順次配列される少なくとも１つ
の第１のフローティングゲートと、前記第１のフローテ
ィングゲートの一方の延在端部に前記チャネル側から対
向する第１のプログラムゲートと、前記第１のフローテ
ィングゲートの他方の延在端部に前記コントロールゲー
ト側から対向する第１の消去ゲートと、前記第１のフロ
ーティングゲートに対向し第記第１のフローティングゲ
ートの延在方向と交差する方向に延在して前記チャネル
と前記コントロールゲートとの間において順次配列され
る少なくとも１つの第２のフローティングゲートと、前
記第２のフローティングゲートの一方の延在端部に前記
チャネル側から対向する第２のプログラムゲートと、前
記第２のフローティングゲートの他方の延在端部に前記
コントロールゲート側から対向する第２の消去ゲート
と、前記第１のフローティングゲートと前記第２のフロ
ーティングゲートとが前記第１または第２のフローティ
ングゲートの配列方向において互いに重なる重複位置を
除く位置において前記第１のフローティングゲートに前
記コントロールゲート側から対向する第１のバイアスゲ
ートと、前記重複位置を除く位置において前記第２のフ
ローティングゲートに前記コントロールゲート側から対
向する第２のバイアスゲートとからなる記憶セルトラン
ジスタを有することを特徴としている。
【０００８】本発明による上記メモリのプログラム方法
は、前記バイアスゲートに正の高電圧を印加し、前記プ
ログラムゲート及び前記消去ゲートを所定基準電位に設
定し、これにより生じたトンネル電流によるエレクトロ
ンを前記第２のフローティングゲートに注入することを
特徴としている。本発明による上記メモリの消去方法
は、前記消去ゲートに正の高電圧を印加し、前記バイア
スゲート及び前記プログラムゲートを所定基準電位に設
定することを特徴としている。
【０００９】
【作用】本発明の多層フローティングゲート構造のマル
チビット対応セルを有する不揮発性メモリ及びそのプロ
グラム方法によれば、各層のフローティングゲートがそ
れぞれデータビットに対応するキャリアを蓄積し、この
蓄積されたキャリアのキャパシタンス結合量に応じてド
レイン電流の閾値が定められる。また、本発明によれ
ば、正の高電圧を印加されるバイアスゲートと、所定基
準電位に設定されるプログラムゲート及び消去ゲートと
によって、トンネル電流によるエレクトロンが各フロー
ティングゲートに個別に注入される。また、正の高電圧
が印加される消去ゲートと、所定基準電位に設定される
バイアスゲート及びプログラムゲートとによって、各フ
ローティングゲートに注入されたエレクトロンが個別に
放出される。
【００１０】
【実施例】以下、本発明を図面を参照しつつ詳細に説明
する。図３は、本発明による一実施例の不揮発性メモリ
の記憶セルの構造を示しており、図１と同等の部分には
同一の符号が付されている。図３において、かかる記憶
セルのトランジスタは、不純物半導体である例えばｐ形
シリコンからなる基板１に互いに離隔して形成されたソ
ース２及びドレイン３と、このソース・ドレイン間チャ
ネルに沿ってかつその上方に順次配され（もしくは積層
され）それぞれ例えば酸化物により包囲された第１のフ
ローティングゲート４1 ないし第ｎのフローティングゲ
ート４n （ｎは２以上の整数）とを有する。さらに第ｎ
のすなわち最上層のフローティングゲート４n には該酸
化物を介してコントロールゲート５が積層される。これ
らフローティングゲート及びコントロールゲートは、例
えばポリシリコンからなり、酸化物はＳｉＯ2 からな
る。
【００１１】各フローティングゲートは、後述するプロ
グラミング法によって個々にエレクトロン（またはホー
ル）のチャージすなわち情報のプログラムが行われると
ともに、紫外線照射による消去法やファウラー−ノルド
ハイム（Fowler-Nordheim ）形の電界放射による電気的
消去法等によって、チャージされたエレクトロンの放出
すなわち情報の消去が行われる。また、後述によって明
らかになるように、フローティングゲート各々にチャー
ジされたキャリアによって、ドレイン電流ＩDのレベル
が制御される。故に、フローティングゲートの各々と、
記憶すべきデータのビットとを個別に対応させ、当該ビ
ットデータに応じてフローティングゲートへのキャリア
のチャージを行うことにより、フローティングゲートの
数と同じビット数のデータを記憶することが可能とな
る。
【００１２】図４は、フローティングゲートを２つにし
て構成した場合の記憶セルの記憶状態を示している。こ
れによれば、１層目フローティングゲート４1 と２層目
フローティングゲート４2 とで、ニュートラルな状態の
場合を論理「１」、エレクトロンをチャージした場合を
論理「０」とすると、このセルにおいては４通りの状態
が得られることが分かる。
【００１３】このときのドレイン電流ＩD −ゲート電圧
ＶG の特性が図５に示される。これによれば、ゲート電
圧に対して得られる４通りのドレイン電流値は、全て異
なり、図５の表においてドレイン電流の状態を示す符号
１，３，２，４の順に、得られるドレイン電流の閾値が
上がり、もって１つのセルにおいて４種類の記憶状態が
得られることが分かる。
【００１４】詳述するに、図１の如き単一フローティン
グゲート構造のＭＯＳＦＥＴの閾電圧Ｖthは、下式で表
すことができる。
【００１５】
【数１】
【００１６】これに対し本例のようなマルチレイヤー型
のフローティングゲートにストアされる電荷もトラップ
準位電荷と同じ様に考えることができる。さらに上式で
ＱSS／Ｃoxの項は、ＱSS／Ｃox＝ｔox・ＱSS／εox（但
し、ｔoxは媒介酸化物の厚さ，εoxは媒介酸化物の誘電
率）と書き換えられる。よってトラップ準位の位置が高
い方が、あるいはこの場合フローティングゲートの位置
が基板に対して離れている方が、ＱSS／Ｃoxの項の値が
大きくなる。エレクトロンチャージは、負の極性を持つ
ので、基板から遠く離れているフローティングゲートの
方が閾電圧を高くすることとなる。従って、同じ量の電
荷がフローティングゲート４1 ，４2 に注入されるとし
てもフローティングゲート４2 にエレクトロンがチャー
ジされた方が当該トランジスタの閾電圧を高くし、もっ
て図５の如き４通りの閾電圧を得ることができるのであ
る。
【００１７】同様に、図３の如くｎ個のフローティング
ゲートを設ければ、２n 種類の記憶状態が得られる。こ
うした態様をさらに詳しく分析すれば、次のようにな
る。先ず、上記図３の記憶セルの構造に基づき４層のポ
リシリコンゲートすなわち３つのフローティングゲート
とコントロールゲートにて構成された記憶セルの等価回
路を図６に示す。この等価回路は、コントロールゲート
５と最上層フローティングゲート４3 との間に介在する
酸化物が、電位ＶCGが与えられるキャパシタンスＣ1 に
置き換えられ、電荷Ｑ1 が注入される最上層フローティ
ングゲート４ 3 と電荷Ｑ2 が注入される中央層フローテ
ィングゲート４2 との間に介在する酸化物が、電位Ｖ1
が与えられるキャパシタンスＣ2 に、中央層フローティ
ングゲート４2 と電荷Ｑ3 が注入される最下層フローテ
ィングゲート４1 との間の酸化物が、電位Ｖ2 が与えら
れるキャパシタンスＣ3 に、さらに最下層フローティン
グゲート４1 と基板１との間の酸化物が、電位Ｖ3 が与
えられるキャパシタンスＣ4 にそれぞれ置き換えられ
る。しかして、これらキャパシタンスがポリシリコンゲ
ートを介して互いに直列接続され、キャパシタンスの各
々には電界Ｅ1 ないしＥ4 が掛けられる形となる。
【００１８】先ずこの構成では、各ゲート間で所定の電
荷量が保存されなければならない。つまり、
【００１９】
【数２】 εＥ1＝εＥ2＋Ｑ1＝εＥ3＋Ｑ2＝εＥ4＋Ｑ3 …（１） ；但しεはゲート間酸化物の誘電率 である。電界Ｅ1 ないしＥ4 を、Ｃ1 ないしＣ4 と電位
ＶCG，Ｖ1 〜Ｖ3 及び基板１の電位ＶSUB とで書き直せ
ば、
【００２０】
【数３】 Ｃ1（ＶCG−Ｖ1） ＝Ｃ2（Ｖ1−Ｖ2）＋Ｑ1 ＝Ｃ3（Ｖ2−Ｖ3）＋Ｑ2 ＝Ｃ4（Ｖ3−ＶSUB） …（２） となる。（２）式により次の各式が導かれる。
【００２１】
【数４】 −（Ｃ1＋Ｃ2）Ｖ1＋Ｃ2Ｖ2＝Ｑ1−Ｃ1ＶCG …（３．１） Ｃ2Ｖ1−（Ｃ2＋Ｃ3）Ｖ2＋Ｃ3Ｖ3＝−Ｑ1＋Ｑ2 …（３．２） Ｃ3Ｖ2−（Ｃ3＋Ｃ4）Ｖ3＝−Ｑ2＋Ｑ3＋Ｃ4ＶSUB …（３．３） 上式は電圧Ｖ1ないしＶ3に対するマトリクスとして次の
ように書くことができる。
【００２２】
【数５】
【００２３】この式を解くことにより、あるゲート電圧
ＶCGを与えた時のフローティングゲートの電圧Ｖ1 ない
しＶ3 を求めることができる。なお、ゲート電圧ＶCGが
丁度閾電圧ＶCG *である場合、ＶSUB ＝２φF （φF は
禁制帯中央のエネルギＥi とフェルミ準位ＥF との差）
となる。式で書けば、
【００２４】
【数６】
【００２５】となるが、この場合ＶCG * が未知数となる
ためもう１つの関係式が必要となる。その式は、
【００２６】
【数７】
【００２７】である。よって（５）式及び（６）式を解
くことにより、ＶCG * を得ることができる。
【００２８】また、ドレイン電流ＩD は、
【００２９】
【数８】 ＩD＝μ0Ｃ3Ｗ｛（Ｖ3−Ｖ3 *）ＶD−ＶD 2／２｝／Ｌ …（７） ；但し、μ0 は電子移動速度，Ｗはチャネル幅，Ｌは実
効チャネル長 と表すことができる。ここでＶ3 *はＶCG＝ＶCG * の時の
Ｖ3 の電位である。
【００３０】さらにこの概念を図７に示されるように、
コントロールゲートを含むｎ層のポリシリコンゲートの
場合に拡張して考えれば、各フローティングゲートの電
圧は次のようにマトリクス化される。
【００３１】
【数９】
【００３２】また、閾電圧ＶCG *の場合、（８）式にお
いてＶSUB ＝２φF となり、
【００３３】
【数１０】
【００３４】が導かれる。そしてこれからＶCG * を得る
ために、
【００３５】
【数１１】
【００３６】を同時に解く必要がある。また、ドレイン
電流ＩD は、
【００３７】
【数１２】 ＩD＝μ0ＣnＷ｛（Ｖn-1−Ｖn-1 *）ＶD−ＶD 2／２｝／Ｌ …（１１） となる。先に示した図５のように、ゲート電圧に対して
得られるドレイン電流が記憶状態の各々で全て異なるた
めには、（９）式において２n-1 種類のＶCG * の値が得
られるようＣ1 ないしＣn の値やＱ1ないしＱn-1 の値
を設定すれば良い。Ｃ1ないしＣn の値は、その電極面
積すなわち各ゲートの対向面積や、その電極間隔すなわ
ち各ゲート間距離によって決まる。また、各ゲート間の
媒介物質の特性にも依存する。従って記憶セルを構成す
る際にこれらキャパシンタスの値を定めるパラメータの
いずれかを所望に設定すれば良い。また、Ｑ1ないしＱ
n-1 の値は、プログラム時に個々のフローティングゲー
トへエレクトロンを注入する際の各注入エネルギーによ
って決まる。
【００３８】これまでは、１つのセルにおいて、基板上
に積層される多層のフローティングゲートを設け、これ
らに各々ビットデータに応じたキャリアを蓄積すれば、
１つのセルに複数のデータビットを担わすことができる
ことを説明したが、以下では、具体的なキャリアの蓄積
法すなわちプログラミング法及び消去法について説明す
る。
【００３９】図８ないし図１０は、既述ファウラー−ノ
ルドハイムトンネリングを使って４つ層のフローティン
グゲートの各々に対しプログラム及び記憶データの消去
を行うようにした記憶セルの構造を示している。図８は
当該セルにおける一部の層に係る構造ブロックの平面図
であり、図９は図８におけるＡ−Ａ断面図、図１０は図
８におけるＢ−Ｂ断面図である。また、これら図におい
て図３の構造と等価な部分には同一の符号が付されてい
る。
【００４０】図８ないし図１０において、ソース２とド
レイン３は、半導体基板１にＷ方向において互いに離隔
して形成される。例えばポリシリコンからなる第１層の
すなわち最下層のフローティングゲート４1 は、ＳｉＯ
2 などの酸化物により包囲されるとともに、ソース２の
ドレイン側端部からドレイン３のソース側端部に亘る所
定幅を有し、当該ソース・ドレイン離隔方向であるＷ方
向と垂直に交差するＬ方向に延びる方形状に形成され
る。すなわち、方形状フローティングゲート４1の延在
方向に沿う第１の辺を含む端部はソース２のドレイン側
端部と酸化物を介して重なり、当該第１の辺に相対する
第３の辺を含む端部はドレイン３のソース側端部と酸化
物を介して重なるよう形成される。このフローティング
ゲート４1の一方の延在端部の下層すなわちその第２の
辺を含む端部と、ソース２及びドレイン３の領域外の基
板１との間にはポリシリコンゲート（以下、プログラム
ゲートと称する）６1 が配される。また、フローティン
グゲート４1 の他方の延在端部の上層すなわちその当該
第２の辺に相対する第４の辺を含む端部には酸化物を介
してポリシリコンゲート（以下、消去ゲートと称する）
７1 が積層される。従ってフローティングゲート４1
は、プログラムゲート６1 と消去ゲート７1 によりＺ方
向に第２の辺を含む端部と第４の辺を含む端部とにおい
てそれぞれ挟まれる形となる。フローティングゲート４
1 には、さらに、プログラムゲート６1 寄りにソース２
及びドレイン３に亘り所定幅をもってＷ方向に延在する
ポリシリコンゲート（以下、バイアスゲートと称する）
８1 が積層される。
【００４１】また、例えばポリシリコンからなる第２層
のフローティングゲート４2 は、ＳｉＯ2 などの酸化物
により包囲されるとともに、下層のフローティングゲー
ト４ 1 の消去ゲート７1 寄りに該酸化物を介して積層さ
れる。このフローティングゲート４2 は、下層フローテ
ィングゲート４1 の延在方向と直角に交差する方向であ
るＷ方向に沿いＬ方向の所定幅をもってソース２の領域
略中央からドレイン３の領域略中央に亘って延びる方形
状に形成される。すなわち、方形状フローティングゲー
ト４2 の第１の辺を含む端部はソース２の領域の一部と
酸化物を介して重なり、当該第１の辺に相対する第３の
辺を含む端部はドレイン３の領域の一部と酸化物を介し
て重なるよう形成される。このフローティングゲート４
2 の一方の延在端部の下層すなわちその第３の辺を含む
端部の下層には、プログラムゲート６2 が配される。ま
た、フローティングゲート４2 の他方の延在端部の上層
すなわちその第３の辺に相対する第１の辺を含む端部に
は酸化物を介して消去ゲート７2 が積層される。従って
フローティングゲート４2 は、下層フローティングゲー
ト４1 と酸化物を介してクロスされもしくは重なり、プ
ログラムゲート６2と消去ゲート７2 によりＺ方向に第
３の辺を含む端部と第１の辺を含む端部とにおいてそれ
ぞれ挟まれる形となる。フローティングゲート４2 に
は、さらに、プログラムゲート６2 寄りに当該フローテ
ィングゲート４2 に所定幅をもってＬ方向に沿って交差
しかつ延在するバイアスゲート８2 が積層される。
【００４２】プログラムゲート６1 ，６2 の表面は、フ
ローティングゲート４1 ，４2 との重なり部分において
突起状（アスペリティ）になっている。フローティング
ゲート４1 ，４2 の表面も、消去ゲート７1 ，７2 との
重なり部分において突起状になっている。これら突起状
部分は後述するプログラム及び消去モードにおいて主要
な役割を果たす。
【００４３】第１層フローティングゲート４1 はプログ
ラムゲート６1 ，消去ゲート７1 ，バイアスゲート８1
と、第２層フローティングゲート４2 はプログラムゲー
ト６ 2 ，消去ゲート７2 ，バイアスゲート８2 と、入力
ビットすなわち各層のフローティングゲートに個別のプ
ログラムを行うためにそれぞれ１組の１ビット対応ブロ
ックを成している。また、図示の第１層フローティング
ゲート４1 を含む１ビット対応ブロックの構造は、最下
層フローティングゲート４1 から数えて奇数番目の他の
層のフローティングゲートを含む１ビット対応ブロック
の構造と同様であり、図示の第２層フローティングゲー
ト４2 を含む１ビット対応ブロックの構造は、最下層フ
ローティングゲート４1 から数えて偶数番目の他の層の
フローティングゲートを含む１ビット対応ブロックの構
造と同様である。従って、第３層フローティングゲート
４3 を含む１ビット対応ブロックは、第１層フローティ
ングゲート４1 を含む１ビット対応ブロックと同様に構
成され、第４層フローティングゲート４4 を含む１ビッ
ト対応ブロックは、第２層フローティングゲート４ 2 を
含む１ビット対応ブロックと同様に構成される。
【００４４】最上層フローティングゲート４4 の上層に
は、各フローティングゲートの酸化物を介した重複部を
被うような形でコントロールゲート５が積層される。か
かる構造の特徴の１つは、各フローティングゲート間の
厚みを大きくすることのないように、フローティングゲ
ート毎に延在方向を、Ｌ方向とＷ方向とで互い違いに変
えてフローティングゲートを重ねている点である。これ
により、プログラムゲートや消去ゲート、バイアスゲー
トをフローティングゲートどうしの重なり位置に関係な
く形成することができるので、フローティングゲート間
の厚みを制御しやすく、もって上述した如き等価回路の
キャパシタンスの値を設定しやすい、という利点があ
る。さらに、フローティングゲート以外のゲートを含む
セル全体のポリシリコンの層数を少なく抑えることがで
きる、という利点もある。
【００４５】一方、このセルの製造プロセスは、 １）ソース２及びドレイン３の形成 ２）プログラムゲート６1 の形成 ３）フローティングゲート４1 の形成 ４）消去ゲート７1 及びプログラムゲート６2 の形成 ５）フローティングゲート４2 及びバイアスゲート８1
の形成 ６）消去ゲート７2 及びプログラムゲート６3 の形成 ： ： の順で行われる。各ゲートがＮ（Ｎは２以上の整数）層
だけ存在する一般的な記憶セルトランジスタを考えた場
合の製造プロセスは、図１１のようなフローで表すこと
ができる。
【００４６】なお、図８は、第１層フローティングゲー
トを含む１ビット対応ブロック及び第２層フローティン
グゲートを含む１ビット対応ブロック、並びにコントロ
ールゲート５についてのみの平面図であって、第３及び
第４層のフローティングゲートを含む１ビット対応ブロ
ックについては省略されている。また、図９及び図１０
においては、第１層及び第２層のフローティングゲート
が黒塗りされているとともに、これらに対応するプログ
ラムゲート、消去ゲート及びバイアスゲートには斜線が
付されている。
【００４７】かかる記憶セルトランジスタの等価回路
は、図９の断面図に基づき図１２に示される。先ず図１
２に示されるように、第１のビット対応ブロックについ
ては、バイアスゲート８1 と第１層フローティングゲー
ト４1 との間の酸化物はキャパシタＣ11に、第１層フロ
ーティングゲート４1 と消去ゲート７1 との間の酸化物
はキャパシタＣ12に、基板１と第１層フローティングゲ
ート４1 との間の酸化物はキャパシタＣ13に、第１層フ
ローティングゲート４1 とプログラムゲート６1との間
の酸化物はキャパシタＣ14に、それぞれ置き換えること
ができる。また、第３のビット対応ブロックについて
は、バイアスゲート８3 と第３層フローティングゲート
４3 との間の酸化物はキャパシタＣ15に、第３層フロー
ティングゲート４3 と消去ゲート７3 との間の酸化物は
キャパシタＣ16に、バイアスゲート８ 1 と第３層フロー
ティングゲート４3 との間の酸化物はキャパシタＣ
17に、第３層フローティングゲート４3 とプログラムゲ
ート６3 との間の酸化物はキャパシタＣ18に、それぞれ
置き換えることができる。そしてフローティングゲート
層間の各酸化物はキャパシタＣF1〜ＣF3に、それぞれ置
き換えることができる。これをさらに書き直し、後述の
Ｉ．プログラムモード及びＩＩ．消去モードを説明する
ために描かれたのが図１３、及び図１７ないし図１９の
回路図である。
【００４８】Ｉ．プログラムモード 上記記憶セルトランジスタにおける第１層フローティン
グゲート４1 にプログラム（エレクトロンの注入）を行
う方法を図１３を参照して説明する。なお図１３におい
ては各電極（ゲート）の電位Ｖ11 〜Ｖ14 及び基板１の
電位ＶSUB が示されている。
【００４９】先ず、バイアスとしてバイアスゲート８1
に正の高電圧Ｖ14を印加する。そしてこれと同時にプロ
グラムゲート６1 と消去ゲート７1 を所定基準電位とし
てのグランドレベル（０［Ｖ］）に落とす。ここで電荷
保存の式を適用すると、
【００５０】
【数１３】 Ｃ11（Ｖ14−Ｖ12） ＝Ｃ12（Ｖ12−Ｖ13）＋Ｃ13（Ｖ12−ＶSUB）＋Ｃ14（Ｖ12−Ｖ11） …（２１）
【００５１】
【数１４】 ∴Ｖ12（Ｃ11＋Ｃ12＋Ｃ13＋Ｃ14） ＝Ｃ11Ｖ14＋Ｃ12Ｖ13＋Ｃ13ＶSUB＋Ｃ14Ｖ11 …（２２） となる。ここで、Ｖ13＝Ｖ11＝ＶSUB＝０［Ｖ］である
ので、
【００５２】
【数１５】 Ｖ12＝Ｃ11Ｖ14／（Ｃ11＋Ｃ12＋Ｃ13＋Ｃ14） …（２３） である。さらに、例えばバイアスゲート８1 とフローテ
ィングゲート４1 とを薄い酸化膜で形成するか、もしく
はレイアウト的にバイアスゲート８1 の面積を非常に大
きくとり、Ｃ11＞＞Ｃ12＋Ｃ13＋Ｃ14となるように設計
すれば、（２３）式は、およそＶ12＝Ｖ14となる。これ
より、フローティングゲート４1 とプログラムゲート６
1 または消去ゲート７1 との間（すなわちキャパシタＣ
14またはＣ12）にはほぼＶ14の電圧がかかることにな
る。
【００５３】ここで注目すべきは、図９において示され
たように、プログラムゲート６1 のフローティングゲー
ト４1 に対向する表面及びフローティングゲート４1 の
消去ゲート７1 に対向する表面に突起（アスペリティ）
が施されていることである。このアスペリティによっ
て、トンネル電流（エレクトロン）が、アスペリティの
ある側の面から無い側の面への方向に流れやすくなる
（ダイオード特性）。これは、かかるアスペリティを有
する面のポリシリコンでのトンネリング時の印加電圧の
方がそれを有しない単なる平面のポリシリコンをトンネ
ルさせる印加電圧より遙かに低くて済むことによる。
【００５４】詳述すれば、表面がアスペリティを有する
ポリシリコンゲート６1 と表面が平らなポリシリコンゲ
ート４1 との間にトンネル電流の流れる閾値は、大略ダ
イオード特性に類似する図１４のように、その間にかか
る電圧Ｖ12の方向性に関係がある。つまり、平面ポリシ
リコンゲートの電位がアスペリティ面ポリシリコンゲー
トよりも高い方がトンネルしやすい。かかる平面とアス
ペリティ面との間における電気力線の形成態様とエレク
トロンの動きとを模式的に描けば、図１５のようにな
る。これによれば、エレクトロンはフローティングゲー
ト４1 の正電位に引かれ、アスペリティの先端に集ま
り、ここに電界が集中するので、非常にトンネルしやす
い状況になることが分かる。これに対し、消去ゲート７
1 とフローティングゲート４1 とにおける関係を同様に
描けば、図１６のようになる。しかし、この場合エレク
トロンは消去ゲート７1 からフローティングゲート４1
へと移動しようとするが、電気力線はアスペリティ先端
から消去ゲート７1 に対し分散している。エレクトロン
を引っ張る力は、電気力線が集中する程強くなるものな
ので、この場合はエレクトロンが消去ゲート７1 へ極め
て注入されにくいのである。
【００５５】かくして、アスペリティの作用によって、
バイアスゲート８1 の印加電圧Ｖ14によって持ち上げら
れたフローティングゲート４1 の正電圧によりプログラ
ムゲート６1 からフローティングゲート４1 へトンネル
電流のエレクトロンが流れ込むこととなる。また、以下
の説明におけるプログラム及び消去モードにおいても同
様のアスペリティ効果による原理が成り立つ。
【００５６】なお図１２及び図１３の等価回路において
各フローティングゲート間にはキャパシタンスＣF1〜Ｃ
F3が存在するが、これらは直列接続となるので、他のキ
ャパシタンスに比べて十分小さく、無視することができ
る。以下ではこのキャパシタンスを省略して説明するこ
ととする。次に、第３層フローティングゲート４3 にプ
ログラム（エレクトロンの注入）を行う方法を図１７を
参照して説明する。なお図１７においても各電極（ゲー
ト）の電位Ｖ14 ，Ｖ16 〜Ｖ19 が示されている。
【００５７】先ず、バイアスとしてバイアスゲート８3
に正の高電圧Ｖ19を印加する。そしてこれと同時にプロ
グラムゲート６3 と消去ゲート７3 を所定基準電位とし
てのグランドレベル（０［Ｖ］）に落とす。上述と同様
にして、第３層フローティングゲート４3 の電圧Ｖ
17は、
【００５８】
【数１６】 Ｖ17＝Ｃ15Ｖ19／（Ｃ15＋Ｃ16＋Ｃ17＋Ｃ18） …（２４） として表せる。そしてＣ15＞＞Ｃ16＋Ｃ17＋Ｃ18となる
ように設計すれば、（２４）式は、およそＶ17＝Ｖ19と
なる。これより、フローティングゲート４3 とプログラ
ムゲート６3 または消去ゲート７3 との間（すなわちキ
ャパシタＣ18またはＣ16）にはほぼＶ17の電圧がかかる
ことになる。
【００５９】これにより、バイアスゲート８3 の印加電
圧Ｖ19によって持ち上げられたフローティングゲート４
3 の正電圧によりプログラムゲート６3 からフローティ
ングゲート４3 へトンネル電流エレクトロンが流れ込む
こととなる。以上は第１層と第３層のフローティングゲ
ートを含むビット対応ブロックに対しプログラムするこ
とについて述べたが、他のビット対応ブロックについて
も同様な操作を行えば、独立したプログラミングを行う
ことができる。
【００６０】ＩＩ．消去モード上記プログラムモードに
より第１層フローティングゲート４1 に帯電したキャリ
アに対し消去（エレクトロンの引き抜き）を行う方法を
図１８を参照して説明する。なお図１８においても各電
極（ゲート）の電位Ｖ11〜Ｖ14及び基板１の電位ＶSUB
が示されている。
【００６１】この場合、バイアスとして、消去ゲート７
1 に正の高電圧Ｖ13を印加し、バイアスゲート８1 とプ
ログラムゲート６1 を、所定基準電位の設定としてグラ
ンドレベル（０［Ｖ］）に落とす。かかる状況におい
て、フローティングゲート４1 の電位Ｖ12は、電荷保存
の式から導出され、
【００６２】
【数１７】 Ｖ12＝Ｃ12Ｖ13／（Ｃ11＋Ｃ12＋Ｃ13＋Ｃ14） …（２５） と表せる。そして上記と同様に、Ｃ11＞＞（Ｃ12＋Ｃ13
＋Ｃ14）となるように設計すれば、
【００６３】
【数１８】Ｖ12＝Ｃ12Ｖ13／Ｃ11 となる。Ｃ11＞＞Ｃ12なので、およそＶ12＝０となる。
これにより、フローティングゲート４1 と消去ゲート７
1 の間（すなわちキャパシタＣ12）にはほぼＶ13の電圧
が印加される。よって、フローティングゲート４1 に帯
電したエレクトロンは、消去ゲート７1 に印加された正
電圧Ｖ13によって引き抜かれることとなる。
【００６４】次に、上記プログラムモードにより第３層
フローティングゲート４3 に帯電したキャリアに対し消
去（エレクトロンの引き抜き）を行う方法は、図１９を
参照して説明される。図１９においても各電極（ゲー
ト）の電位Ｖ14，Ｖ16〜Ｖ19が示されている。この場合
も、バイアスとして、消去ゲート７3 に正の高電圧Ｖ18
を印加し、バイアスゲート８3 とプログラムゲート６3
を、所定基準電位の設定としてグランドレベル（０
［Ｖ］）に落とす。
【００６５】上述と同様にして、フローティングゲート
４3 の電位Ｖ17は、
【００６６】
【数１９】 Ｖ17＝Ｃ16Ｖ18／（Ｃ15＋Ｃ16＋Ｃ17＋Ｃ18） …（２６） となり、Ｃ15＞＞（Ｃ16＋Ｃ17＋Ｃ18）の条件より、お
よそＶ17＝Ｃ16Ｖ18／Ｃ 15となる。さらにおよそＣ16／
Ｃ15＝０（Ｃ15＞＞Ｃ16）の条件を満たせば、およそＶ
17＝０となる。
【００６７】 これより、フローティングゲート４3 と消
去ゲート７3 の間（すなわちキャパシタＣ16）にはほぼ
Ｖ17の電圧が印加され、フローティングゲート４1 に帯
電したエレクトロンは、消去ゲート７3 に印加された正
電圧Ｖ18によって引き抜かれることとなる。以上は第１
層と第３層のフローティングゲートを含むビット対応ブ
ロックに対し記憶情報の消去を行うことについて述べた
が、他のビット対応ブロックについても同様な操作を行
えば、独立した消去を行うことができる。
【００６８】なお、この例では、フローティングゲート
の層数を４としたが、これ以下であってもまた５以上で
あっても同様に上述のようなプログラミングや消去をフ
ローティングゲート毎に行うことができる。この例では
また、Ｌ方向，Ｗ方向に延在するフローティングゲート
を奇数番目，偶数番目のフローティングゲートとして説
明したが、逆にＷ方向，Ｌ方向に延在するフローティン
グゲートを奇数番目，偶数番目のフローティングゲート
として構成しても良い。
【００６９】また、上記各実施例においては、半導体基
板１をｐ形シリコンとして説明したが、これに限定され
ることなく、ｎ形でも良いし、他の半導体であっても良
い。また、ソースやドレインをはじめ、フローティング
ゲート、プログラムゲート、消去ゲート、バイアスゲー
ト並びに他の酸化物についても、様々な材料及び形態に
より構成することができ、当業者の実施可能な範囲で本
発明は適宜改変されることは可能である。
【００７０】
【発明の効果】以上詳述したように、本発明の多層フロ
ーティングゲート構造のマルチビット対応セルを有する
不揮発性メモリ及びそのプログラム方法によれば、各層
のフローティングゲートがそれぞれデータビットに対応
するキャリアを蓄積し、この蓄積されたキャリアのキャ
パシタンス結合量に応じてドレイン電流の閾値が定めら
れるので、１つの記憶セルで２以上のビットのデータを
セーブすることができる。従って、単位ビット当たりの
占有面積が小さくでき、ひいてはメモリ全体に要する記
憶セルの数も少なくて済み、もってメモリの記憶容量の
増大化に寄与し得ることとなる。特に本発明メモリの構
造は、担うべきビット数分だけフローティングゲートを
積み重ねるようにしているので、１セル当たりの回路の
集積度が飛躍的に向上する。
【００７１】また、本発明によれば、正の高電圧を印加
されるバイアスゲートと、所定基準電位に設定されるプ
ログラムゲート及び消去ゲートとによって、トンネル電
流によるエレクトロンが各フローティングゲートに個別
に注入される。また、正の高電圧が印加される消去ゲー
トと、所定基準電位に設定されるバイアスゲート及びプ
ログラムゲートとによって、各フローティングゲートに
注入されたエレクトロンが個別に放出される。
【００７２】従って、かかる不揮発性メモリは、トンネ
リングによるプログラミング及び消去が適用され、ソー
スとドレインとの間を被うような形を守りフローティン
グゲートが形成されるので、記憶データの読み出しの際
に生じる負荷抵抗及び寄生容量を抑え、読み出し速度を
落とすことなく実現できる。また、アナログ的に単一の
フローティングゲートに複数の入力ビットデータに対応
する量のキャリアを蓄積するような構造のセルトランジ
スタと比較しても、本発明メモリは、キャリアを蓄積す
るフローティングゲートの各々が入力データビットに対
応して独立しているため、プログラムモードにおけるキ
ャリア蓄積制御が容易となる、という側面もある。
【図面の簡単な説明】
【図１】フローティングゲート及びコントロールゲート
を有するトランジスタからなる記憶セルの基本的構成を
示す断面図。
【図２】図１のメモリセルの、プログラム状態と消去状
態とにおけるドレイン電流ＩD−ゲート電圧ＶG の特性
図。
【図３】本発明による一実施例の不揮発性メモリの記憶
セルの構造を示す断面図。
【図４】図３の構造を基本にしてフローティングゲート
を２層にして構成した場合の記憶セルの記憶状態を示す
図表。
【図５】図４の表における各記憶状態におけるドレイン
電流ＩD −ドレイン電圧ＶD の特性図。
【図６】図３の構造を基本にしてフローティングゲート
を３層にして構成した場合の記憶セルの等価回路を示す
図。
【図７】図３の構造を基本にしてフローティングゲート
をｎ−１層にして構成した場合の記憶セルの等価回路を
示す図。
【図８】図３の構造を基本にしてフローティングゲート
を４層にし、トンネリングを使ってフローティングゲー
トの各々にキャリアを蓄積するようにした記憶セルの構
造を示す平面図。
【図９】図８の記憶セルのＡ−Ａ断面図。
【図１０】図８の記憶セルのＢ−Ｂ断面図。
【図１１】図８ないし図１０の構造に基づいて構成され
るＮ層フローティングゲート記憶セルトランジスタの製
造プロセスを示すフローチャート。
【図１２】図８ないし図１０の記憶セルトランジスタの
第１層及び第３層フローティングゲートを含むビット対
応ブロックの等価回路図。
【図１３】図８ないし図１０の記憶セルトランジスタの
第１層フローティングゲートを含むビット対応ブロック
に対するプログラムモード時の等価回路図。
【図１４】図８ないし図１０の記憶セルトランジスタに
おけるアスペリティ効果を説明するための電圧−電流特
性図。
【図１５】図８ないし図１０の記憶セルトランジスタの
フローティングゲートとプログラムゲートとにおけるプ
ログラムモード時の電気力線の形成態様及びエレクトロ
ンの動きを示す模式図。
【図１６】図８ないし図１０の記憶セルトランジスタの
消去ゲートとフローティングゲートとにおけるプログラ
ムモード時の電気力線の形成態様及びエレクトロンの動
きを示す模式図。
【図１７】図８ないし図１０の記憶セルトランジスタの
第３層フローティングゲートを含むビット対応ブロック
に対するプログラムモード時の等価回路図。
【図１８】図８ないし図１０の記憶セルトランジスタの
第１層フローティングゲートを含むビット対応ブロック
に対する消去モード時の等価回路図。
【図１９】図８ないし図１０の記憶セルトランジスタの
第３層フローティングゲートを含むビット対応ブロック
に対する消去モード時の等価回路図。
【符号の説明】
１ 半導体基板 ２ ソース ３ ドレイン ４1 〜４n フローティングゲート ５ コントロールゲート ６1 ，６2 ，６3 ，６4 プログラムゲート ７1 ，７2 ，７3 ，７4 消去ゲート ８1 ，８2 ，８3 ，８4 バイアスゲート
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 G11C 16/02 G11C 16/04 H01L 29/788 H01L 29/792

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板に互いに離隔して形成されて
    その間にチャネルを形成するソース及びドレインと、前
    記チャネルに対向するコントロールゲートとを有し、前記ソースから前記ドレインに亘る幅を有し前記ソース
    及びドレインの離隔方向と交差する方向に延在して前記
    チャネルと前記コントロールゲートとの間において順次
    配列される少なくとも１つの第１フローティングゲート
    と、 前記第１フローティングゲートに対向し前記第１フロー
    ティングゲートの延在方向と交差する方向に延在して前
    記チャネルと前記コントロールゲートとの間において順
    次配列される少なくとも１つの第２フローティングゲー
    トと、を備えた ことを特徴とする多層フローティングゲ
    ート構造のマルチビット対応セルを有する不揮発性メモ
    リ。
  2. 【請求項２】 半導体基板に互いに離隔して形成されて
    その間にチャネルを形成するソース及びドレインと、前
    記チャネルに対向するコントロールゲートとを有し、 前記ソースから前記ドレインに亘る幅を有し前記ソース
    及びドレインの離隔方向と交差する方向に延在して前記
    チャネルと前記コントロールゲートとの間において順次
    配列される少なくとも１つの第１のフローティングゲー
    トと、前記第１のフローティングゲートの一方の延在端
    部に前記チャネル側から対向する第１のプログラムゲー
    トと、前記第１のフローティングゲートの他方の延在端
    部に前記コントロールゲート側から対向する第１の消去
    ゲートと、前記第１のフローティングゲートに対向し前
    記第１のフローティングゲートの延在方向と交差する方
    向に延在して前記チャネルと前記コントロールゲートと
    の間において順次配列される少なくとも１つの第２のフ
    ローティングゲートと、前記第２のフローティングゲー
    トの一方の延在端部に前記チャネル側から対向する第２
    のプログラムゲートと、前記第２のフローティングゲー
    トの他方の延在端部に前記コントロールゲート側から対
    向する第２の消去ゲートと、前記第１のフローティング
    ゲートと前記第２のフローティングゲートとが前記第１
    または第２のフローティングゲートの配列方向において
    互いに重なる重複位置を除く位置において前記第１のフ
    ローティングゲートに前記コントロールゲート側から対
    向する第１のバイアスゲートと、前記重複位置を除く位
    置において前記第２のフローティングゲートに前記コン
    トロールゲート側から対向する第２のバイアスゲートと
    からなる記憶セルトランジスタを有することを特徴とす
    る多層フローティングゲート構造のマルチビット対応セ
    ルを有する不揮発性メモリ。
  3. 【請求項３】 前記第１のプログラムゲートの前記第１
    のフローティングゲートへの対向面、前記第２のプログ
    ラムゲートの前記第２のフローティングゲートへの対向
    面、前記第１のフローティングゲートの前記第１の消去
    ゲートへの対向面、及び前記第２のフローティングゲー
    トの前記第２の消去ゲートへの対向面は突起を有するこ
    とを特徴とする請求項２記載の不揮発性メモリ。
  4. 【請求項４】 請求項２記載の不揮発性メモリをプログ
    ラムする方法であって、 前記バイアスゲートに正の高電圧を印加し、前記プログ
    ラムゲート及び前記消去ゲートを所定基準電位に設定
    し、これにより生じたトンネル電流によるエレクトロン
    を前記フローティングゲートに注入することを特徴とす
    るプログラム方法。
  5. 【請求項５】 請求項２記載の不揮発性メモリに記憶さ
    れた情報を消去する方法であって、前記消去ゲートに正の高電圧を印加し、前記バイアスゲ
    ート及び前記プログラムゲートを所定基準電位に設定 す
    ることを特徴とする消去方法。
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US5422845A (en) * 1993-09-30 1995-06-06 Intel Corporation Method and device for improved programming threshold voltage distribution in electrically programmable read only memory array

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