JP2944433B2 - ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法 - Google Patents
２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリに関
し、特にフローティングゲート構造を有するトランジス
タにより記憶セルが構成されるメモリに関する。
し、特にフローティングゲート構造を有するトランジス
タにより記憶セルが構成されるメモリに関する。
【０００２】
【従来の技術】フローティングゲート及びコントロール
ゲートを有するトランジスタからなる記憶セルにより構
成される不揮発性メモリとして、例えば「S.Keeny et a
l., "Complete Transient Simulation of Flash E2PROM
Devices" IEEE ED-39, No.12DEC, 1992」に記載された
ものがある。この記憶セルの基本的構成は図１に示され
る。
ゲートを有するトランジスタからなる記憶セルにより構
成される不揮発性メモリとして、例えば「S.Keeny et a
l., "Complete Transient Simulation of Flash E2PROM
Devices" IEEE ED-39, No.12DEC, 1992」に記載された
ものがある。この記憶セルの基本的構成は図１に示され
る。
【０００３】図１において、記憶セルは、不純物半導体
である例えばｐ形シリコンからなる基板１に形成された
ソース２及びドレイン３と、このソース、ドレイン間チ
ャネルに沿ってかつその上方に配され例えば酸化物等の
絶縁物により包囲されたフローティングゲート４と、こ
のゲート４の上方に該酸化物を隔てて形成されたコント
ロールゲート５とを有するＭＯＳ型の電界効果トランジ
スタ（いわゆるＳＡＭＯＳトランジスタに代表される）
からなる。図１（ａ）は、このセルの書き込みすなわち
プログラムの様子を示しており、ゲート電圧ＶG 及びド
レイン電圧ＶDを高レベルとするとホットエレクトロン
が発生し、これをフローティングゲート４に蓄積する。
図１（ｂ）は、セルの記憶情報の消去の様子を示してお
り、ソース電圧ＶS を高レベルとすることによりフロー
ティングゲート４に蓄積されたエレクトロンをソース２
へ引き込み、フローティングゲート４にホールを蓄積し
た状態にする。すなわち、フローティングゲート４中の
キャリアを制御することによって、１つのセルにおける
情報記憶状態をつくる。例えばプログラム状態が論理
「０」に、消去状態が論理「１」に割り当てられる。
である例えばｐ形シリコンからなる基板１に形成された
ソース２及びドレイン３と、このソース、ドレイン間チ
ャネルに沿ってかつその上方に配され例えば酸化物等の
絶縁物により包囲されたフローティングゲート４と、こ
のゲート４の上方に該酸化物を隔てて形成されたコント
ロールゲート５とを有するＭＯＳ型の電界効果トランジ
スタ（いわゆるＳＡＭＯＳトランジスタに代表される）
からなる。図１（ａ）は、このセルの書き込みすなわち
プログラムの様子を示しており、ゲート電圧ＶG 及びド
レイン電圧ＶDを高レベルとするとホットエレクトロン
が発生し、これをフローティングゲート４に蓄積する。
図１（ｂ）は、セルの記憶情報の消去の様子を示してお
り、ソース電圧ＶS を高レベルとすることによりフロー
ティングゲート４に蓄積されたエレクトロンをソース２
へ引き込み、フローティングゲート４にホールを蓄積し
た状態にする。すなわち、フローティングゲート４中の
キャリアを制御することによって、１つのセルにおける
情報記憶状態をつくる。例えばプログラム状態が論理
「０」に、消去状態が論理「１」に割り当てられる。
【０００４】このようにして記憶状態の定められるメモ
リセルの、プログラム状態と消去状態とにおけるドレイ
ン電流ＩD −ゲート電圧ＶG の特性が、図２に示され
る。しかしながら、このようなセルにおいては、１つの
セルは２つの状態しかとり得ず、従って２値の情報（す
なわち２進データの１ビット）しか記憶することができ
ないので、今日のメモリの記憶容量の増大化には不利な
側面も有する。一方、データの高速処理をなすシステム
に適用する場合にはメモリ記憶データの読み出し速度に
も配慮する必要性もある。
リセルの、プログラム状態と消去状態とにおけるドレイ
ン電流ＩD −ゲート電圧ＶG の特性が、図２に示され
る。しかしながら、このようなセルにおいては、１つの
セルは２つの状態しかとり得ず、従って２値の情報（す
なわち２進データの１ビット）しか記憶することができ
ないので、今日のメモリの記憶容量の増大化には不利な
側面も有する。一方、データの高速処理をなすシステム
に適用する場合にはメモリ記憶データの読み出し速度に
も配慮する必要性もある。
【０００５】
【発明が解決しようとする課題】本発明は、上述した点
に鑑みてなされたものであり、その目的とするところ
は、記憶データの読み出し速度を犠牲にすることなくメ
モリの記憶容量の増大化に寄与し得る不揮発性メモリ及
びそのプログラム方法を提供することにある。
に鑑みてなされたものであり、その目的とするところ
は、記憶データの読み出し速度を犠牲にすることなくメ
モリの記憶容量の増大化に寄与し得る不揮発性メモリ及
びそのプログラム方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明による不揮発性メ
モリは、半導体基板に互いに離隔して形成されたソース
及びドレインと、前記半導体基板上の前記ソースから前
記ドレインに亘って配された単一の第１のフローティン
グゲートと、前記第１のフローティングゲートに対向し
前記ソース側から前記ドレイン側に亘って配されかつ互
いに離隔して配された複数の第２のフローティングゲー
トと、前記ソース側において前記第２のフローティング
ゲートの各々と前記第１のフローティングゲートとの間
に介在する複数のプログラムゲートと、前記第２のフロ
ーティングゲートの各々の前記ドレイン側端部に配され
た複数の消去ゲートと、前記第２のフローティングゲー
トの各々に配された複数のバイアスゲートとからなる記
憶セルトランジスタを有することを特徴としている。
モリは、半導体基板に互いに離隔して形成されたソース
及びドレインと、前記半導体基板上の前記ソースから前
記ドレインに亘って配された単一の第１のフローティン
グゲートと、前記第１のフローティングゲートに対向し
前記ソース側から前記ドレイン側に亘って配されかつ互
いに離隔して配された複数の第２のフローティングゲー
トと、前記ソース側において前記第２のフローティング
ゲートの各々と前記第１のフローティングゲートとの間
に介在する複数のプログラムゲートと、前記第２のフロ
ーティングゲートの各々の前記ドレイン側端部に配され
た複数の消去ゲートと、前記第２のフローティングゲー
トの各々に配された複数のバイアスゲートとからなる記
憶セルトランジスタを有することを特徴としている。
【０００７】本発明による上記メモリのプログラム方法
は、前記バイアスゲートに正の高電圧を印加し、前記プ
ログラムゲート及び前記消去ゲートを所定基準電位に設
定し、これにより生じたトンネル電流によるエレクトロ
ンを前記第２のフローティングゲートに注入することを
特徴としている。本発明による上記メモリの消去方法
は、前記消去ゲートに正の高電圧を印加し、前記バイア
スゲート及び前記プログラムゲートを所定基準電位に設
定することを特徴としている。
は、前記バイアスゲートに正の高電圧を印加し、前記プ
ログラムゲート及び前記消去ゲートを所定基準電位に設
定し、これにより生じたトンネル電流によるエレクトロ
ンを前記第２のフローティングゲートに注入することを
特徴としている。本発明による上記メモリの消去方法
は、前記消去ゲートに正の高電圧を印加し、前記バイア
スゲート及び前記プログラムゲートを所定基準電位に設
定することを特徴としている。
【０００８】
【作用】本発明の２層フローティングゲート構造のマル
チビット対応セルを有する不揮発性メモリ及びそのプロ
グラム方法によれば、第２フローティングゲートがそれ
ぞれデータビットに対応するキャリアを蓄積し、第１フ
ローティングゲートが全ての第２フローティングゲート
に蓄積されたキャリアの総和量に応じてドレイン電流の
閾値を定める。また、正の高電圧を印加されるバイアス
ゲートと、所定基準電位に設定されるプログラムゲート
及び消去ゲートとによって、トンネル電流によるエレク
トロンが第２のフローティングゲートに注入される。ま
た、正の高電圧を印加される消去ゲートと、所定基準電
位に設定されるバイアスゲート及びプログラムゲートと
によって、第２フローティングゲートに注入されたエレ
クトロンが放出される。
チビット対応セルを有する不揮発性メモリ及びそのプロ
グラム方法によれば、第２フローティングゲートがそれ
ぞれデータビットに対応するキャリアを蓄積し、第１フ
ローティングゲートが全ての第２フローティングゲート
に蓄積されたキャリアの総和量に応じてドレイン電流の
閾値を定める。また、正の高電圧を印加されるバイアス
ゲートと、所定基準電位に設定されるプログラムゲート
及び消去ゲートとによって、トンネル電流によるエレク
トロンが第２のフローティングゲートに注入される。ま
た、正の高電圧を印加される消去ゲートと、所定基準電
位に設定されるバイアスゲート及びプログラムゲートと
によって、第２フローティングゲートに注入されたエレ
クトロンが放出される。
【０００９】
【実施例】以下、本発明を図面を参照しつつ詳細に説明
する。図３は、本発明による一実施例の不揮発性メモリ
の記憶セルの構造を示しており、図１と同等の部分には
同一の符号が付されている。図３において、かかる記憶
セルのトランジスタは、不純物半導体である例えばｐ形
シリコンからなる基板１に形成されたソース２及びドレ
イン３と、このソース・ドレイン間チャネルに沿ってか
つその上方に配され（もしくは間をおいて積層され）酸
化物により包囲された第１のフローティングゲート４Ａ
と、この長手状ゲート４Ａの上方に形成され（もしくは
間をおいて積層され）互いに隔離して配されかつ酸化物
により包囲された少なくとも２つの第２のフローティン
グゲート４Ｂx （ｘ＝１，２，３，……，ｎ）とを有す
る。第１及び第２のフローティングゲートは、例えばポ
リシリコンからなり、ＳｉＯ2 で包囲される。
する。図３は、本発明による一実施例の不揮発性メモリ
の記憶セルの構造を示しており、図１と同等の部分には
同一の符号が付されている。図３において、かかる記憶
セルのトランジスタは、不純物半導体である例えばｐ形
シリコンからなる基板１に形成されたソース２及びドレ
イン３と、このソース・ドレイン間チャネルに沿ってか
つその上方に配され（もしくは間をおいて積層され）酸
化物により包囲された第１のフローティングゲート４Ａ
と、この長手状ゲート４Ａの上方に形成され（もしくは
間をおいて積層され）互いに隔離して配されかつ酸化物
により包囲された少なくとも２つの第２のフローティン
グゲート４Ｂx （ｘ＝１，２，３，……，ｎ）とを有す
る。第１及び第２のフローティングゲートは、例えばポ
リシリコンからなり、ＳｉＯ2 で包囲される。
【００１０】第２のフローティングゲートは、後述する
プログラミング法によって個々にエレクトロンのチャー
ジすなわち情報のプログラムが行われるとともに、紫外
線照射による消去法等の所定の消去法によって、チャー
ジされたエレクトロンの放出すなわち情報の消去が行わ
れる。また、後述によって明らかになるように、第２の
フローティングゲート各々にチャージされたキャリアに
よって、ドレイン電流ＩD のレベルが制御される。故
に、第２フローティングゲートの各々と、記憶すべきデ
ータのビットとを個別に対応させ、当該ビットデータに
応じて第２フローティングゲートへのキャリアのチャー
ジを行うことにより、その第２フローティングゲートの
数と同じビット数のデータを記憶することが可能とな
る。
プログラミング法によって個々にエレクトロンのチャー
ジすなわち情報のプログラムが行われるとともに、紫外
線照射による消去法等の所定の消去法によって、チャー
ジされたエレクトロンの放出すなわち情報の消去が行わ
れる。また、後述によって明らかになるように、第２の
フローティングゲート各々にチャージされたキャリアに
よって、ドレイン電流ＩD のレベルが制御される。故
に、第２フローティングゲートの各々と、記憶すべきデ
ータのビットとを個別に対応させ、当該ビットデータに
応じて第２フローティングゲートへのキャリアのチャー
ジを行うことにより、その第２フローティングゲートの
数と同じビット数のデータを記憶することが可能とな
る。
【００１１】より詳しくかつ簡明に説明するため、図４
を用いる。図４は、図３の構造を基本にして第２のフロ
ーティングゲートを２つにして構成した場合の記憶セル
の構造を示しており、図３と同等の部分には同一の符号
が付されている。図４において、ソース２寄りの第２フ
ローティングゲート４Ｂ1 は、ドレイン３寄りの第２フ
ローティングゲート４Ｂ2 よりも、第１フローティング
ゲート対向面及びその反対側の面においてキャリアをチ
ャージするための有効面積が小さく形成されている。こ
れら両フローティングゲートは、それぞれチャージ可能
なキャリアの量がその有効面積に応じて設定されるので
ある。図５に示されるように、ゲート４Ｂ1 とゲート４
Ｂ2 とで、ニュートラルな状態の場合を論理「１」、エ
レクトロンをチャージした場合を論理「０」とすると、
このセルにおいては４通りの状態が得られる。
を用いる。図４は、図３の構造を基本にして第２のフロ
ーティングゲートを２つにして構成した場合の記憶セル
の構造を示しており、図３と同等の部分には同一の符号
が付されている。図４において、ソース２寄りの第２フ
ローティングゲート４Ｂ1 は、ドレイン３寄りの第２フ
ローティングゲート４Ｂ2 よりも、第１フローティング
ゲート対向面及びその反対側の面においてキャリアをチ
ャージするための有効面積が小さく形成されている。こ
れら両フローティングゲートは、それぞれチャージ可能
なキャリアの量がその有効面積に応じて設定されるので
ある。図５に示されるように、ゲート４Ｂ1 とゲート４
Ｂ2 とで、ニュートラルな状態の場合を論理「１」、エ
レクトロンをチャージした場合を論理「０」とすると、
このセルにおいては４通りの状態が得られる。
【００１２】このときのドレイン電流ＩD −ドレイン電
圧ＶD の特性が図６に示される。これによれば、ドレイ
ン電圧に対して得られる４通りのドレイン電流値は、全
て異なり、第２フローティングゲート４Ｂ2 の該有効面
積が４Ｂ1 よりも所定値だけ大なる故に図５の表におい
てドレイン電流の状態を示す符号３，１，４，２の順
に、得られるドレイン電流値が下がり、もって１つのセ
ルにおいて４種類の記憶状態が得られることが分かる。
同様に、図３におけるｎ個の第２フローティングゲート
の有効面積をそれぞれ異ならしめれば、２n 種類の記憶
状態が得られるのである。
圧ＶD の特性が図６に示される。これによれば、ドレイ
ン電圧に対して得られる４通りのドレイン電流値は、全
て異なり、第２フローティングゲート４Ｂ2 の該有効面
積が４Ｂ1 よりも所定値だけ大なる故に図５の表におい
てドレイン電流の状態を示す符号３，１，４，２の順
に、得られるドレイン電流値が下がり、もって１つのセ
ルにおいて４種類の記憶状態が得られることが分かる。
同様に、図３におけるｎ個の第２フローティングゲート
の有効面積をそれぞれ異ならしめれば、２n 種類の記憶
状態が得られるのである。
【００１３】こうした態様をさらに詳しく分析すれば、
次のようになる。先ず、上記図３の記憶セルの等価回路
を図７に示す。この等価回路は、第２フローティングゲ
ート（ＦＧ２）と第１フローティングゲート４Ａとの間
の酸化物の各々が、電圧Ｖx ，電荷Ｑx を有するキャパ
シタンスＣx （ｘ＝１，２，…，ｎ）に置き換えられる
とともに、これらキャパシタンスの一端が第１フローテ
ィングゲート４Ａ（ＦＧ１）においてそれぞれ共通接続
されさらに基板１のソース・ドレイン間チャネルと第１
フローティングゲート４Ａとの間が電圧Ｖ0 ，電荷Ｑ0
を有するキャパシタンスＣ0 によって結ばれる如く形成
される。
次のようになる。先ず、上記図３の記憶セルの等価回路
を図７に示す。この等価回路は、第２フローティングゲ
ート（ＦＧ２）と第１フローティングゲート４Ａとの間
の酸化物の各々が、電圧Ｖx ，電荷Ｑx を有するキャパ
シタンスＣx （ｘ＝１，２，…，ｎ）に置き換えられる
とともに、これらキャパシタンスの一端が第１フローテ
ィングゲート４Ａ（ＦＧ１）においてそれぞれ共通接続
されさらに基板１のソース・ドレイン間チャネルと第１
フローティングゲート４Ａとの間が電圧Ｖ0 ，電荷Ｑ0
を有するキャパシタンスＣ0 によって結ばれる如く形成
される。
【００１４】かかる等価回路において、第２フローティ
ングゲートの全てに蓄積される電荷の総量ＱFG2 は、
ングゲートの全てに蓄積される電荷の総量ＱFG2 は、
【００１５】
【数１】
【００１６】で表される。また、第１フローティングゲ
ート４Ａに蓄積される電荷の総量Ｑ0は、
ート４Ａに蓄積される電荷の総量Ｑ0は、
【００１７】
【数２】 Ｑ0 ＝ Ｃ0（Ｖ0−Ｖsub） …（２） ；但し、Ｖsubは半導体基板１の電位 で表される。電荷保存の法則により
【００１８】
【数３】 ＱFG2 ＝ Ｑ0 …（３） であるので、第１フローティングゲート４Ａの電圧は、
【００１９】
【数４】
【００２０】により定められる。ドレイン電流がオンと
なる（立ち上がる）閾値状態にあるとき、基板１のソー
ス・ドレイン間表面電位は、２φf （φf は禁制帯中央
のエネルギＥi とフェルミ準位ＥF との差）に変わり
（従ってＶsub ＝２φf ）、第１フローティングゲート
のスレッショルド電圧ＶthFG1は、
なる（立ち上がる）閾値状態にあるとき、基板１のソー
ス・ドレイン間表面電位は、２φf （φf は禁制帯中央
のエネルギＥi とフェルミ準位ＥF との差）に変わり
（従ってＶsub ＝２φf ）、第１フローティングゲート
のスレッショルド電圧ＶthFG1は、
【００２１】
【数５】
【００２２】で表すことができる。そしてＱ0 は、空乏
状態の電荷Ｑdep と等しくなり、
状態の電荷Ｑdep と等しくなり、
【００２３】
【数６】
【００２４】が満たされる。ドレイン電流のオン状態で
は、Ｖ0 ＞ＶthFG1 であり、第１フローティングゲート
４Ａの電圧は、
は、Ｖ0 ＞ＶthFG1 であり、第１フローティングゲート
４Ａの電圧は、
【００２５】
【数７】
【００２６】である。ドリフトチャネル電流は、
【００２７】
【数８】 ＩD ＝ μＱN Ｅ …（９） ；但し、μは電子移動度，Ｅはチャネル横方向電界 と表すことができる。ＱN は、反転層の電荷を表してお
り、
り、
【００２８】
【数９】 ＱN ＝Ｃ0 （Ｖ0 −ＶthFG1−Ｖ） …（１０） ；但し、Ｖはチャネル電圧
【００２９】
【数１０】
【００３０】と書くことができる。ソースからドレイン
までのチャネル電流を積分すると、
までのチャネル電流を積分すると、
【００３１】
【数１１】
【００３２】
【数１２】
【００３３】となる。かくして、（５）式からも明らか
なように、ドレイン電流を流すための第１フローティン
グゲートの閾電圧は、第２フローティングゲートに帯電
する電荷の和で決定されることとなる。つまり第１フロ
ーティングゲートは、全ての第２フローティングゲート
に蓄積された電荷の総和に基づき、間接的にセルトラン
ジスタの動作を決定する役割を果たす。付言すれば、第
１フローティングゲート４Ａがあることにより、１つの
セルトランジスタで、異なる閾電圧を扱うことを可能に
している。またこのような電荷の加算すなわち信号の加
算を容量結合（静電結合）による電圧モードにて行って
いるので、電荷そのものが動く必要性がなく、その加算
に費やされる電力は０に等しいと言える。図４の例で
は、第２フローティングゲートの有効面積を異ならし
め、キャリア蓄積量すなわちキャパシタンスＣ 1 ，Ｃ2
の値を各ゲートで変え、いわゆる重み付けを行ったこと
により、４つの加算結果を得ている。そして同様に、図
３におけるｎ個の第２フローティングゲートの有効面積
をそれぞれ異ならしめれば、２n 種類の記憶状態が得ら
れることとなる。
なように、ドレイン電流を流すための第１フローティン
グゲートの閾電圧は、第２フローティングゲートに帯電
する電荷の和で決定されることとなる。つまり第１フロ
ーティングゲートは、全ての第２フローティングゲート
に蓄積された電荷の総和に基づき、間接的にセルトラン
ジスタの動作を決定する役割を果たす。付言すれば、第
１フローティングゲート４Ａがあることにより、１つの
セルトランジスタで、異なる閾電圧を扱うことを可能に
している。またこのような電荷の加算すなわち信号の加
算を容量結合（静電結合）による電圧モードにて行って
いるので、電荷そのものが動く必要性がなく、その加算
に費やされる電力は０に等しいと言える。図４の例で
は、第２フローティングゲートの有効面積を異ならし
め、キャリア蓄積量すなわちキャパシタンスＣ 1 ，Ｃ2
の値を各ゲートで変え、いわゆる重み付けを行ったこと
により、４つの加算結果を得ている。そして同様に、図
３におけるｎ個の第２フローティングゲートの有効面積
をそれぞれ異ならしめれば、２n 種類の記憶状態が得ら
れることとなる。
【００３４】一方、第２フローティングゲート４Ｂ1 及
び４Ｂ2 の面積を互いに同一にして構成し、さらに等し
いバイアスにおいて各第２フローティングゲートにエレ
クトロンを注入した場合は、図５のドレイン電流の状態
１と４とで同等のドレイン電流値が得られ、１つのセル
において３通りの状態しか得られなくなるが、この場合
でも１つのセルで３つ以上の状態をつくることができる
点では有効性がある。但し、入力のデータビット数の２
に対して３つの記憶状態しか得られない点でこれを補う
必要性がある。
び４Ｂ2 の面積を互いに同一にして構成し、さらに等し
いバイアスにおいて各第２フローティングゲートにエレ
クトロンを注入した場合は、図５のドレイン電流の状態
１と４とで同等のドレイン電流値が得られ、１つのセル
において３通りの状態しか得られなくなるが、この場合
でも１つのセルで３つ以上の状態をつくることができる
点では有効性がある。但し、入力のデータビット数の２
に対して３つの記憶状態しか得られない点でこれを補う
必要性がある。
【００３５】図８は、図４の構造の変形例であり、第２
フローティングゲートの各々において上述の如き有効面
積を互いに同一とするとともに、一方の第２フローティ
ングゲート４Ｂ1 から第１フローティングゲート４Ａま
での距離よりも、他方の第２フローティングゲート４Ｂ
2 から第１フローティングゲート４Ａまでの距離の方が
長く設定されている。つまりｄ1 ＜ｄ2 としている。こ
のような構造にしても、各第２フローティングゲートの
キャリア蓄積能力が異なるので、上述の図５及び図６の
如き４つの記憶状態をつくることができる。そして同様
に、図３におけるｎ個の第２フローティングゲートの第
１フローティングゲート４Ａまでの距離をそれぞれ異な
らしめれば、図７の等価回路におけるキャパシタンスＣ
1 ないしＣn の値を異ならしめることができ、２n 種類
の記憶状態が得られることとなる。
フローティングゲートの各々において上述の如き有効面
積を互いに同一とするとともに、一方の第２フローティ
ングゲート４Ｂ1 から第１フローティングゲート４Ａま
での距離よりも、他方の第２フローティングゲート４Ｂ
2 から第１フローティングゲート４Ａまでの距離の方が
長く設定されている。つまりｄ1 ＜ｄ2 としている。こ
のような構造にしても、各第２フローティングゲートの
キャリア蓄積能力が異なるので、上述の図５及び図６の
如き４つの記憶状態をつくることができる。そして同様
に、図３におけるｎ個の第２フローティングゲートの第
１フローティングゲート４Ａまでの距離をそれぞれ異な
らしめれば、図７の等価回路におけるキャパシタンスＣ
1 ないしＣn の値を異ならしめることができ、２n 種類
の記憶状態が得られることとなる。
【００３６】なお、Ｃ1 ないしＣn の値は、その電極面
積すなわち各ゲートの対向面積や、その電極間隔すなわ
ち各ゲート間距離だけでなく、各ゲート間の媒介物質の
特性にも依存する。従って記憶セルを構成する際にこれ
らキャパシタンスの値を定めるパラメータのいずれかを
所望に設定すれば良い。また、先に示した図６のよう
に、ドレイン電流特性が記憶状態の各々で全て異なるた
めには、Ｃ1 ないしＣnの値のみならずＱ1 ないしＱn
の値を、２n-1 種類のＶthFG1 の値が得られるよう設定
すれば良い。Ｑ1 ないしＱn の値は、プログラム時に個
々の第２フローティングゲートへエレクトロンを注入す
る際の各注入エネルギーによって決まる。
積すなわち各ゲートの対向面積や、その電極間隔すなわ
ち各ゲート間距離だけでなく、各ゲート間の媒介物質の
特性にも依存する。従って記憶セルを構成する際にこれ
らキャパシタンスの値を定めるパラメータのいずれかを
所望に設定すれば良い。また、先に示した図６のよう
に、ドレイン電流特性が記憶状態の各々で全て異なるた
めには、Ｃ1 ないしＣnの値のみならずＱ1 ないしＱn
の値を、２n-1 種類のＶthFG1 の値が得られるよう設定
すれば良い。Ｑ1 ないしＱn の値は、プログラム時に個
々の第２フローティングゲートへエレクトロンを注入す
る際の各注入エネルギーによって決まる。
【００３７】これまでは、１つのセルにおいて、単一の
第１フローティングゲートに間をおいて積層されかつ適
当なサイズ（すなわちキャリア蓄積能力）を有する第２
フローティングゲートを複数設け、これらに各々ビット
データに応じたキャリアを蓄積すれば、１つのセルに複
数のデータビットを担わすことができることを説明した
が、以下では、具体的なキャリアの蓄積法すなわちプロ
グラミング法及び消去法について説明する。
第１フローティングゲートに間をおいて積層されかつ適
当なサイズ（すなわちキャリア蓄積能力）を有する第２
フローティングゲートを複数設け、これらに各々ビット
データに応じたキャリアを蓄積すれば、１つのセルに複
数のデータビットを担わすことができることを説明した
が、以下では、具体的なキャリアの蓄積法すなわちプロ
グラミング法及び消去法について説明する。
【００３８】図９は、いわゆるトンネリングを使って２
つの第２フローティングゲートの各々に対しプログラム
及び記憶データの消去を行うようにした記憶セルの構造
を示している。（ａ）は当該セルの平面図であり、
（ｂ）は（ａ）におけるＡ−Ａ断面図である。また、こ
れら図において図４の構造と等価な部分には同一の符号
が付されている。
つの第２フローティングゲートの各々に対しプログラム
及び記憶データの消去を行うようにした記憶セルの構造
を示している。（ａ）は当該セルの平面図であり、
（ｂ）は（ａ）におけるＡ−Ａ断面図である。また、こ
れら図において図４の構造と等価な部分には同一の符号
が付されている。
【００３９】図９において、ソース２とドレイン３は、
基板１にＬ方向において互いに離隔して形成される。例
えばポリシリコンからなる第１のフローティングゲート
４Ａは、ＳｉＯ2 などの酸化物により包囲されるととも
に、ソース２のドレイン側端部からドレイン３のソース
側端部に亘って間をおいて積層され、また当該Ｌ方向に
垂直なＷ方向にも広がる方形状に形成される。すなわ
ち、第１フローティングゲート４Ａの一方の辺を含む端
部はソース２のドレイン側端部と酸化物を介して重な
り、第１フローティングゲート４Ａの当該一方の辺に相
対する他方の辺を含む端部はドレイン３のソース側端部
と酸化物を介して重なるよう形成される。この第１フロ
ーティングゲート４Ａの上方（Ｚ方向）には、ドレイン
３上からソース２上に亘って長手状に、例えばポリシリ
コンによって形成された第２のフローティングゲート４
Ｂ1 及び４Ｂ2 が、それぞれ酸化物により包囲され、第
１のフローティングゲート４Ａに対向しかつ互いに離隔
して配される。ソース２側において、第２のフローティ
ングゲート４Ｂ1 及び４Ｂ2 と第１のフローティングゲ
ート４Ａとの間にはポリシリコンゲート（以下、プログ
ラムゲートと称する）６ 1 ，６2 が介在する。従って第
２のフローティングゲート４Ｂ1 及び４Ｂ2 は、ソース
２側において第２のフローティングゲート４Ｂ1 ，４Ｂ
2 とともにプログラムゲート６1 ，６2 をそれぞれ挟む
形となる。第２のフローティングゲート４Ｂ1 及び４Ｂ
2 のドレイン３側端部には、その中途まで第１フローテ
ィングゲート４Ａのドレイン３側端部に酸化物を介して
積層されるポリシリコンゲート（以下、消去ゲートと呼
ぶ）７1 ，７2 が、それぞれ酸化物を介して積層され
る。第２のフローティングゲート４Ｂ1 及び４Ｂ2 の上
方には、消去ゲート７1 ，７2の積層部を除きポリシリ
コンゲート（以下、バイアスゲートと称する）８1 ，８
2 が酸化物を介して積層する。
基板１にＬ方向において互いに離隔して形成される。例
えばポリシリコンからなる第１のフローティングゲート
４Ａは、ＳｉＯ2 などの酸化物により包囲されるととも
に、ソース２のドレイン側端部からドレイン３のソース
側端部に亘って間をおいて積層され、また当該Ｌ方向に
垂直なＷ方向にも広がる方形状に形成される。すなわ
ち、第１フローティングゲート４Ａの一方の辺を含む端
部はソース２のドレイン側端部と酸化物を介して重な
り、第１フローティングゲート４Ａの当該一方の辺に相
対する他方の辺を含む端部はドレイン３のソース側端部
と酸化物を介して重なるよう形成される。この第１フロ
ーティングゲート４Ａの上方（Ｚ方向）には、ドレイン
３上からソース２上に亘って長手状に、例えばポリシリ
コンによって形成された第２のフローティングゲート４
Ｂ1 及び４Ｂ2 が、それぞれ酸化物により包囲され、第
１のフローティングゲート４Ａに対向しかつ互いに離隔
して配される。ソース２側において、第２のフローティ
ングゲート４Ｂ1 及び４Ｂ2 と第１のフローティングゲ
ート４Ａとの間にはポリシリコンゲート（以下、プログ
ラムゲートと称する）６ 1 ，６2 が介在する。従って第
２のフローティングゲート４Ｂ1 及び４Ｂ2 は、ソース
２側において第２のフローティングゲート４Ｂ1 ，４Ｂ
2 とともにプログラムゲート６1 ，６2 をそれぞれ挟む
形となる。第２のフローティングゲート４Ｂ1 及び４Ｂ
2 のドレイン３側端部には、その中途まで第１フローテ
ィングゲート４Ａのドレイン３側端部に酸化物を介して
積層されるポリシリコンゲート（以下、消去ゲートと呼
ぶ）７1 ，７2 が、それぞれ酸化物を介して積層され
る。第２のフローティングゲート４Ｂ1 及び４Ｂ2 の上
方には、消去ゲート７1 ，７2の積層部を除きポリシリ
コンゲート（以下、バイアスゲートと称する）８1 ，８
2 が酸化物を介して積層する。
【００４０】プログラムゲート６1 ，６2 の表面は、第
２のフローティングゲート４Ｂ1 ，４Ｂ2 との重なり部
分において突起状（アスペリティ）になっている。第２
のフローティングゲート４Ｂ1 ，４Ｂ2 の表面も、消去
ゲート７1 ，７2 との重なり部分において突起状になっ
ている。これら突起状部分は後述するプログラム及び消
去モードにおいて主要な役割を果たす。また、第２フロ
ーティングゲート４Ｂ 1 及び４Ｂ2 は、図４において説
明した如き有効面積を、Ｗ方向における幅により設定さ
れている。第２のフローティングゲート４Ｂ1 はプログ
ラムゲート６1，消去ゲート７1 ，バイアスゲート８1
と、第２のフローティングゲート４Ｂ2はプログラムゲ
ート６2 ，消去ゲート７2 ，バイアスゲート８2 と、入
力ビットすなわち第２フローティングゲートに個別のプ
ログラムを行うためにそれぞれ１組の１ビット対応ブロ
ックを成している。
２のフローティングゲート４Ｂ1 ，４Ｂ2 との重なり部
分において突起状（アスペリティ）になっている。第２
のフローティングゲート４Ｂ1 ，４Ｂ2 の表面も、消去
ゲート７1 ，７2 との重なり部分において突起状になっ
ている。これら突起状部分は後述するプログラム及び消
去モードにおいて主要な役割を果たす。また、第２フロ
ーティングゲート４Ｂ 1 及び４Ｂ2 は、図４において説
明した如き有効面積を、Ｗ方向における幅により設定さ
れている。第２のフローティングゲート４Ｂ1 はプログ
ラムゲート６1，消去ゲート７1 ，バイアスゲート８1
と、第２のフローティングゲート４Ｂ2はプログラムゲ
ート６2 ，消去ゲート７2 ，バイアスゲート８2 と、入
力ビットすなわち第２フローティングゲートに個別のプ
ログラムを行うためにそれぞれ１組の１ビット対応ブロ
ックを成している。
【００４１】この記憶セルトランジスタの前者の１ビッ
ト対応ブロックの等価回路を図１０に示す。先ず図１０
に示されるように、バイアスゲート８1 と第２のフロー
ティングゲート４Ｂ1 との間の酸化物はキャパシタＣ11
に、第２のフローティングゲート４Ｂ1 とプログラムゲ
ート６1 との間の酸化物はキャパシタＣ12に、消去ゲー
ト７1 と第２のフローティングゲート４Ｂ1 との間の酸
化物はキャパシタＣ13に、第２フローティングゲート４
Ｂ1 と第１のフローティングゲート４Ａとの間の酸化物
はキャパシタＣ14に、第１のフローティングゲート４Ａ
と基板１との間の酸化物はキャパシタＣ15に、それぞれ
置き換えることができる。これをさらに書き直し、後述
のＩ．プログラムモード及びＩＩ．消去モードを説明す
るために描かれたのが図１１及び図１５の回路図であ
る。
ト対応ブロックの等価回路を図１０に示す。先ず図１０
に示されるように、バイアスゲート８1 と第２のフロー
ティングゲート４Ｂ1 との間の酸化物はキャパシタＣ11
に、第２のフローティングゲート４Ｂ1 とプログラムゲ
ート６1 との間の酸化物はキャパシタＣ12に、消去ゲー
ト７1 と第２のフローティングゲート４Ｂ1 との間の酸
化物はキャパシタＣ13に、第２フローティングゲート４
Ｂ1 と第１のフローティングゲート４Ａとの間の酸化物
はキャパシタＣ14に、第１のフローティングゲート４Ａ
と基板１との間の酸化物はキャパシタＣ15に、それぞれ
置き換えることができる。これをさらに書き直し、後述
のＩ．プログラムモード及びＩＩ．消去モードを説明す
るために描かれたのが図１１及び図１５の回路図であ
る。
【００４２】ここで、第２フローティングゲート４Ｂ1
に蓄積される電荷量は、各キャパシタのカップリングに
よって定まる。例えばキャパシタＣ14の値は、図１０に
示される如き酸化膜の厚さｔox及びそのキャパシタを形
成する電極面積すなわち第１フローティングゲート４Ｂ
1 と第２フローティングゲート４Ａとの重複面積（図９
（ａ）において破線枠にて画定される面積）でほぼ決ま
る。従って、この厚さもしくは面積を第２フローティン
グゲート毎に変えて設定すれば、図４及び図８において
説明した重み付けをなすことができる。他にもＣ14以外
のキャパシタンスを変えることにより重み付けを異なら
せることもできる。
に蓄積される電荷量は、各キャパシタのカップリングに
よって定まる。例えばキャパシタＣ14の値は、図１０に
示される如き酸化膜の厚さｔox及びそのキャパシタを形
成する電極面積すなわち第１フローティングゲート４Ｂ
1 と第２フローティングゲート４Ａとの重複面積（図９
（ａ）において破線枠にて画定される面積）でほぼ決ま
る。従って、この厚さもしくは面積を第２フローティン
グゲート毎に変えて設定すれば、図４及び図８において
説明した重み付けをなすことができる。他にもＣ14以外
のキャパシタンスを変えることにより重み付けを異なら
せることもできる。
【００４３】Ｉ．プログラムモード 上記記憶セルトランジスタにプログラム（エレクトロン
の注入）を行う方法を図１１を参照して説明する。なお
図１１においては各電極（ゲート）の電位Ｖ1〜Ｖ5 及
び基板１の電位ＶSUB が示されている。先ず、バイアス
ゲート８1 に正の高電圧Ｖ5 を印加する。そしてこれと
同時にプログラムゲート６1 と消去ゲート７1 を所定基
準電位としてのグランドレベル（０［Ｖ］）に落とす。
の注入）を行う方法を図１１を参照して説明する。なお
図１１においては各電極（ゲート）の電位Ｖ1〜Ｖ5 及
び基板１の電位ＶSUB が示されている。先ず、バイアス
ゲート８1 に正の高電圧Ｖ5 を印加する。そしてこれと
同時にプログラムゲート６1 と消去ゲート７1 を所定基
準電位としてのグランドレベル（０［Ｖ］）に落とす。
【００４４】ここで電荷保存の式を適用すると、
【００４５】
【数１３】 Ｃ11（Ｖ5−Ｖ3） ＝Ｃ12（Ｖ3−Ｖ2）＋Ｃ13（Ｖ3−Ｖ4）＋Ｃ145（Ｖ3−ＶSUB）…（２１） となる。ここで、Ｖ2＝Ｖ4＝ＶSUB＝０［Ｖ］であるの
で、
で、
【００４６】
【数１４】 Ｖ3（Ｃ11＋Ｃ12＋Ｃ13＋Ｃ145）＝Ｃ11Ｖ5 …（２２） となり、よって
【００４７】
【数１５】 Ｖ3＝Ｖ5・Ｃ11／（Ｃ11＋Ｃ12＋Ｃ13＋Ｃ145） …（２３） を得る。さらに、例えば、バイアスゲート８1 と上層フ
ローティングゲート４Ｂ 1 との間の酸化膜厚ｔ1 （図１
０参照）を薄くし、両者のオーバーラップ面積を大きく
取り、Ｃ11＞＞Ｃ12＋Ｃ13＋Ｃ145となるように設計す
れば、（２３）式は、概ね、Ｖ3＝Ｖ5 となる。これよ
り、第２フローティングゲート４Ｂ1 とプログラムゲー
ト６1 または消去ゲート７1 との間（すなわちキャパシ
タＣ12またはＣ13）にはほぼＶ5 の電圧がかかることに
なる。
ローティングゲート４Ｂ 1 との間の酸化膜厚ｔ1 （図１
０参照）を薄くし、両者のオーバーラップ面積を大きく
取り、Ｃ11＞＞Ｃ12＋Ｃ13＋Ｃ145となるように設計す
れば、（２３）式は、概ね、Ｖ3＝Ｖ5 となる。これよ
り、第２フローティングゲート４Ｂ1 とプログラムゲー
ト６1 または消去ゲート７1 との間（すなわちキャパシ
タＣ12またはＣ13）にはほぼＶ5 の電圧がかかることに
なる。
【００４８】ここで注目すべきは、図９（ｂ）において
斜線にて示されたように、プログラムゲート６1 の第２
フローティングゲート４Ｂ1 に対向する表面及び第２フ
ローティングゲート４Ｂ1 の消去ゲート７1 に対向する
表面に突起（アスペリティ）が施されていることであ
る。このアスペリティによって、トンネル電流（エレク
トロン）が、アスペリティのある側の面から無い側の面
への方向に流れやすくなる（ダイオード特性）。これ
は、かかるアスペリティを有する面のポリシリコンでの
トンネリング時の印加電圧の方がそれを有しない単なる
平面のポリシリコンをトンネルさせる印加電圧より低く
て済むことによる。
斜線にて示されたように、プログラムゲート６1 の第２
フローティングゲート４Ｂ1 に対向する表面及び第２フ
ローティングゲート４Ｂ1 の消去ゲート７1 に対向する
表面に突起（アスペリティ）が施されていることであ
る。このアスペリティによって、トンネル電流（エレク
トロン）が、アスペリティのある側の面から無い側の面
への方向に流れやすくなる（ダイオード特性）。これ
は、かかるアスペリティを有する面のポリシリコンでの
トンネリング時の印加電圧の方がそれを有しない単なる
平面のポリシリコンをトンネルさせる印加電圧より低く
て済むことによる。
【００４９】詳述すれば、表面がアスペリティを有する
ポリシリコンゲート６1 と表面が平らなポリシリコンゲ
ート４Ｂ1 との間にトンネル電流の流れる閾値は、大略
ダイオード特性に類似する図１２のように、その間にか
かる電圧Ｖ3 の方向性に関係がある。つまり、平面ポリ
シリコンゲートの電位がアスペリティ面ポリシリコンゲ
ートよりも高い方がトンネルしやすい。かかる平面とア
スペリティ面との間における電気力線の形成態様とエレ
クトロンの動きとを模式的に描けば、図１３のようにな
る。これによれば、エレクトロンは第２フローティング
ゲート４Ｂ1 の正電位に引かれ、アスペリティの先端に
集まり、ここに電界が集中するので、非常にトンネルし
やすい状況になることが分かる。これに対し、消去ゲー
ト７1 と第２フローティングゲート４Ｂ1 とにおける関
係を同様に描けば、図１４のようになる。しかし、この
場合エレクトロンは消去ゲート７1 から第２フローティ
ングゲート４Ｂ1 へと移動しようとするが、電気力線は
アスペリティ先端から消去ゲート７1 に対し分散してい
る。エレクトロンを引っ張る力は、電気力線が集中する
程強くなるものなので、この場合はエレクトロンが消去
ゲート７1 へ極めて注入されにくいのである。
ポリシリコンゲート６1 と表面が平らなポリシリコンゲ
ート４Ｂ1 との間にトンネル電流の流れる閾値は、大略
ダイオード特性に類似する図１２のように、その間にか
かる電圧Ｖ3 の方向性に関係がある。つまり、平面ポリ
シリコンゲートの電位がアスペリティ面ポリシリコンゲ
ートよりも高い方がトンネルしやすい。かかる平面とア
スペリティ面との間における電気力線の形成態様とエレ
クトロンの動きとを模式的に描けば、図１３のようにな
る。これによれば、エレクトロンは第２フローティング
ゲート４Ｂ1 の正電位に引かれ、アスペリティの先端に
集まり、ここに電界が集中するので、非常にトンネルし
やすい状況になることが分かる。これに対し、消去ゲー
ト７1 と第２フローティングゲート４Ｂ1 とにおける関
係を同様に描けば、図１４のようになる。しかし、この
場合エレクトロンは消去ゲート７1 から第２フローティ
ングゲート４Ｂ1 へと移動しようとするが、電気力線は
アスペリティ先端から消去ゲート７1 に対し分散してい
る。エレクトロンを引っ張る力は、電気力線が集中する
程強くなるものなので、この場合はエレクトロンが消去
ゲート７1 へ極めて注入されにくいのである。
【００５０】かくして、このアスペリティの作用によっ
て、バイアスゲート８1 の印加電圧Ｖ5 によって持ち上
げられた第２フローティングゲート４Ｂ1 の正電圧によ
りプログラムゲート６1 から第２フローティングゲート
４Ｂ1 へトンネル電流のエレクトロンが注入されること
となる。他のビット対応ブロックについても同様な操作
を行えば、独立したプログラミングを行うことができ
る。
て、バイアスゲート８1 の印加電圧Ｖ5 によって持ち上
げられた第２フローティングゲート４Ｂ1 の正電圧によ
りプログラムゲート６1 から第２フローティングゲート
４Ｂ1 へトンネル電流のエレクトロンが注入されること
となる。他のビット対応ブロックについても同様な操作
を行えば、独立したプログラミングを行うことができ
る。
【００５１】ＩＩ．消去モード 上記記憶セルトランジスタの第２フローティングゲート
に帯電したキャリアに対し消去（エレクトロンの引き抜
き）を行う方法を図１５を参照して説明する。なお図１
５においても各電極（ゲート）の電位Ｖ1 〜Ｖ5 及び基
板１の電位ＶSU B が示されている。
に帯電したキャリアに対し消去（エレクトロンの引き抜
き）を行う方法を図１５を参照して説明する。なお図１
５においても各電極（ゲート）の電位Ｖ1 〜Ｖ5 及び基
板１の電位ＶSU B が示されている。
【００５２】この場合、バイアスとして、消去ゲート７
1 に正の高電圧Ｖ4 を印加し、バイアスゲート８1 とプ
ログラムゲート６1 を、所定基準電位の設定としてグラ
ンドレベル（０［Ｖ］）に落とす。かかる状況におい
て、第２フローティングゲート４Ｂ1 に蓄積される電荷
は、電荷保存の式から導出され、
1 に正の高電圧Ｖ4 を印加し、バイアスゲート８1 とプ
ログラムゲート６1 を、所定基準電位の設定としてグラ
ンドレベル（０［Ｖ］）に落とす。かかる状況におい
て、第２フローティングゲート４Ｂ1 に蓄積される電荷
は、電荷保存の式から導出され、
【００５３】
【数１６】 Ｖ3＝Ｃ13Ｖ4／（Ｃ11＋Ｃ12＋Ｃ13＋Ｃ145） …（２４） となる。上記と同様に、Ｃ1＞＞（Ｃ12＋Ｃ13＋Ｃ145）
となるように設計すれば、概ね、Ｖ3＝Ｃ13Ｖ4／Ｃ11
となる。Ｃ11＞＞Ｃ12とすれば、およそＶ3＝０とな
る。
となるように設計すれば、概ね、Ｖ3＝Ｃ13Ｖ4／Ｃ11
となる。Ｃ11＞＞Ｃ12とすれば、およそＶ3＝０とな
る。
【００５４】 これより、第２フローティングゲート４Ｂ
1 と消去ゲート７1 の間（すなわちキャパシタＣ13）に
はほぼＶ4 の電圧が印加される。よって、第２フローテ
ィングゲート４Ｂ1 に帯電したエレクトロンは、消去ゲ
ート７1 に印加された正電圧Ｖ4 によって引き抜かれる
こととなる。この場合の消去ゲート７1 と第２フローテ
ィングゲート４Ｂ1 との関係にも、図１２ないし図１４
に示したのと同様のアスペリティ効果による原理が成り
立つ。
1 と消去ゲート７1 の間（すなわちキャパシタＣ13）に
はほぼＶ4 の電圧が印加される。よって、第２フローテ
ィングゲート４Ｂ1 に帯電したエレクトロンは、消去ゲ
ート７1 に印加された正電圧Ｖ4 によって引き抜かれる
こととなる。この場合の消去ゲート７1 と第２フローテ
ィングゲート４Ｂ1 との関係にも、図１２ないし図１４
に示したのと同様のアスペリティ効果による原理が成り
立つ。
【００５５】なお、この例では、第２のフローティング
ゲートの数を２としたが、３以上であっても構わない。
この場合は、図９において、ソース及びドレイン領域を
Ｗ方向に広げるとともに、第１フローティングゲートも
さらにＷ方向に延ばし、第２フローティングゲートの各
々をＷ方向にそのサイズを変えこれと組んでビット対応
ブロックを構成する他のゲートとともに配列して構成す
れば良い。そしてこの場合でも同様に上述のようなプロ
グラミングを第２フローティングゲート毎に行うことが
できる。
ゲートの数を２としたが、３以上であっても構わない。
この場合は、図９において、ソース及びドレイン領域を
Ｗ方向に広げるとともに、第１フローティングゲートも
さらにＷ方向に延ばし、第２フローティングゲートの各
々をＷ方向にそのサイズを変えこれと組んでビット対応
ブロックを構成する他のゲートとともに配列して構成す
れば良い。そしてこの場合でも同様に上述のようなプロ
グラミングを第２フローティングゲート毎に行うことが
できる。
【００５６】また、上記各実施例においては、半導体基
板１をｐ形シリコンとして説明したが、これに限定され
ることなく、ｎ形でも良いし、他の半導体であっても良
い。また、ソースやドレインをはじめ、フローティング
ゲート、プログラムゲート、消去ゲート、バイアスゲー
ト並びに他の酸化物についても、様々な材料及び形態に
より構成することができ、当業者の実施可能な範囲で本
発明は適宜改変されることは可能である。
板１をｐ形シリコンとして説明したが、これに限定され
ることなく、ｎ形でも良いし、他の半導体であっても良
い。また、ソースやドレインをはじめ、フローティング
ゲート、プログラムゲート、消去ゲート、バイアスゲー
ト並びに他の酸化物についても、様々な材料及び形態に
より構成することができ、当業者の実施可能な範囲で本
発明は適宜改変されることは可能である。
【００５７】
【発明の効果】以上詳述したように、本発明の２層フロ
ーティングゲート構造のマルチビット対応セルを有する
不揮発性メモリ及びそのプログラム方法によれば、第２
フローティングゲートがそれぞれデータビットに対応す
るキャリアを蓄積し、第１フローティングゲートが全て
の第２フローティングゲートに蓄積されたキャリアの総
和量に応じてドレイン電流の閾値を定めるので、１つの
記憶セルで２つ以上のビットのデータをセーブすること
ができる。従って、単位ビット当たりの占有面積が小さ
くでき、ひいてはメモリ全体に要する記憶セルの数も少
なくて済み、もってメモリの記憶容量の増大化に寄与し
得ることとなる。
ーティングゲート構造のマルチビット対応セルを有する
不揮発性メモリ及びそのプログラム方法によれば、第２
フローティングゲートがそれぞれデータビットに対応す
るキャリアを蓄積し、第１フローティングゲートが全て
の第２フローティングゲートに蓄積されたキャリアの総
和量に応じてドレイン電流の閾値を定めるので、１つの
記憶セルで２つ以上のビットのデータをセーブすること
ができる。従って、単位ビット当たりの占有面積が小さ
くでき、ひいてはメモリ全体に要する記憶セルの数も少
なくて済み、もってメモリの記憶容量の増大化に寄与し
得ることとなる。
【００５８】また、本発明によれば、正の高電圧を印加
されるバイアスゲートと、所定基準電位に設定されるプ
ログラムゲート及び消去ゲートとによって、トンネル電
流によるエレクトロンが第２のフローティングゲートに
注入される。また、正の高電圧を印加される消去ゲート
と、所定基準電位に設定されるバイアスゲート及びプロ
グラムゲートとによって、第２フローティングゲートに
注入されたエレクトロンが放出される。
されるバイアスゲートと、所定基準電位に設定されるプ
ログラムゲート及び消去ゲートとによって、トンネル電
流によるエレクトロンが第２のフローティングゲートに
注入される。また、正の高電圧を印加される消去ゲート
と、所定基準電位に設定されるバイアスゲート及びプロ
グラムゲートとによって、第２フローティングゲートに
注入されたエレクトロンが放出される。
【００５９】従って、かかる不揮発性メモリは、トンネ
リングによるプログラミング及び消去が適用され、ソー
スとドレインとの間を被うような形で第１フローティン
グゲートが形成されるので、チャネル長を短くでき、記
憶データの読み出しの際に生じる負荷抵抗及び寄生容量
を抑え、読み出し速度を落とすことなく実現できる。ま
た、アナログ的に単一のフローティングゲートに複数の
入力ビットデータに対応する量のキャリアを蓄積するよ
うな構造のセルトランジスタと比較しても、本発明メモ
リは、キャリアを蓄積する第２フローティングゲートが
入力データビットに対応して独立しているため、プログ
ラムモードにおけるキャリア蓄積制御が容易となる、と
いう側面もある。
リングによるプログラミング及び消去が適用され、ソー
スとドレインとの間を被うような形で第１フローティン
グゲートが形成されるので、チャネル長を短くでき、記
憶データの読み出しの際に生じる負荷抵抗及び寄生容量
を抑え、読み出し速度を落とすことなく実現できる。ま
た、アナログ的に単一のフローティングゲートに複数の
入力ビットデータに対応する量のキャリアを蓄積するよ
うな構造のセルトランジスタと比較しても、本発明メモ
リは、キャリアを蓄積する第２フローティングゲートが
入力データビットに対応して独立しているため、プログ
ラムモードにおけるキャリア蓄積制御が容易となる、と
いう側面もある。
【図１】フローティングゲート及びコントロールゲート
を有するトランジスタからなる記憶セルの基本的構成を
示す断面図。
を有するトランジスタからなる記憶セルの基本的構成を
示す断面図。
【図２】図１のメモリセルの、プログラム状態と消去状
態とにおけるドレイン電流ＩD−ゲート電圧ＶG の特性
図。
態とにおけるドレイン電流ＩD−ゲート電圧ＶG の特性
図。
【図３】本発明による一実施例の不揮発性メモリの記憶
セルの構造を示す断面図。
セルの構造を示す断面図。
【図４】図３の構造を基本にして第２のフローティング
ゲートを２つにして構成した場合の記憶セルの構造を示
す断面図。
ゲートを２つにして構成した場合の記憶セルの構造を示
す断面図。
【図５】図４の記憶セルの記憶状態を示す図表。
【図６】図５の表における各記憶状態におけるドレイン
電流ＩD −ドレイン電圧ＶD の特性図。
電流ＩD −ドレイン電圧ＶD の特性図。
【図７】図３の記憶セルの等価回路を示す図。
【図８】図４の構造の変形例を示す断面図。
【図９】図４の構造を基本に、トンネリングを使って第
２フローティングゲートの各々にキャリアを蓄積するよ
うにした記憶セルの構造を示す平面図（ａ）及び断面図
（ｂ）。
２フローティングゲートの各々にキャリアを蓄積するよ
うにした記憶セルの構造を示す平面図（ａ）及び断面図
（ｂ）。
【図１０】図９の記憶セルトランジスタの１ビット対応
ブロックの等価回路図。
ブロックの等価回路図。
【図１１】プログラムモードにおける図９の記憶セルト
ランジスタの１ビット対応ブロックの等価回路図。
ランジスタの１ビット対応ブロックの等価回路図。
【図１２】図９の記憶セルトランジスタにおけるアスペ
リティ効果を説明するための電圧−電流特性図。
リティ効果を説明するための電圧−電流特性図。
【図１３】図９の記憶セルトランジスタの第２フローテ
ィングゲートとプログラムゲートとにおけるプログラム
モード時の電気力線の形成態様及びエレクトロンの動き
を示す模式図。
ィングゲートとプログラムゲートとにおけるプログラム
モード時の電気力線の形成態様及びエレクトロンの動き
を示す模式図。
【図１４】図９の記憶セルトランジスタの消去ゲートと
第２フローティングゲートとにおけるプログラムモード
時の電気力線の形成態様及びエレクトロンの動きを示す
模式図。
第２フローティングゲートとにおけるプログラムモード
時の電気力線の形成態様及びエレクトロンの動きを示す
模式図。
【図１５】消去モードにおける図９の記憶セルトランジ
スタの１ビット対応ブロックの等価回路図。
スタの１ビット対応ブロックの等価回路図。
１ 半導体基板２ ソース ３ ドレイン ４Ａ 第１フローティングゲート ４Ｂ1 〜４Ｂn 第２フローティングゲート ６1 ，６2 プログラムゲート ７1 ，７2 消去ゲート ８1 ，８2 バイアスゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792 G11C 16/02
Claims (7)
- 【請求項１】 半導体基板に互いに離隔して形成された
ソース及びドレインと、前記半導体基板上の前記ソース
から前記ドレインに亘って配された単一の第１のフロー
ティングゲートと、前記第１のフローティングゲートに
対向し前記ソース側から前記ドレイン側に亘って配され
かつ互いに離隔して配された複数の第２のフローティン
グゲートと、前記ソース側において前記第２のフローテ
ィングゲートの各々と前記第１のフローティングゲート
との間に介在する複数のプログラムゲートと、前記第２
のフローティングゲートの各々の前記ドレイン側端部に
配された複数の消去ゲートと、前記第２のフローティン
グゲートの各々に配された複数のバイアスゲートとから
なる記憶セルトランジスタを有することを特徴とする２
層フローティングゲート構造のマルチビット対応セルを
有する不揮発性メモリ。 - 【請求項２】 前記第１のフローティングゲートの一方
の側端部は前記ソースと絶縁物を介して重なり、前記第
１のフローティングゲートの他方の側端部は前記ドレイ
ンと酸化物を介して重なっていることを特徴とする請求
項１記載の不揮発性メモリ。 - 【請求項３】 前記プログラムゲートの前記第２のフロ
ーティングゲートへの対向面、及び前記第２のフローテ
ィングゲートの前記消去ゲートへの対向面はそれぞれ突
起を有することを特徴とする請求項１記載の不揮発性メ
モリ。 - 【請求項４】 前記第２のフローティングゲートは、前
記第１のフローティングゲートとの対向面の面積がそれ
ぞれ異なることを特徴とする請求項１，２または３記載
の不揮発性メモリ。 - 【請求項５】 前記第２のフローティングゲートは、前
記第１のフローティングゲートと対向する位置において
前記第１のフローティングゲートからの距離がそれぞれ
異なることを特徴とする請求項１，２または３記載の不
揮発性メモリ。 - 【請求項６】 請求項１，２，３，４または５記載の不
揮発性メモリをプログラムする方法であって、 前記バイアスゲートに正の高電圧を印加し、前記プログ
ラムゲート及び前記消去ゲートを所定基準電位に設定
し、これにより生じたトンネル電流によるエレクトロン
を前記第２のフローティングゲートに注入することを特
徴とするプログラム方法。 - 【請求項７】 請求項１，２，３，４または５記載の不
揮発性メモリを消去する方法であって、 前記消去ゲートに正の高電圧を印加し、前記バイアスゲ
ート及び前記プログラムゲートを所定基準電位に設定す
ることを特徴とする消去方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29334494A JP2944433B2 (ja) | 1994-11-28 | 1994-11-28 | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29334494A JP2944433B2 (ja) | 1994-11-28 | 1994-11-28 | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153810A JPH08153810A (ja) | 1996-06-11 |
| JP2944433B2 true JP2944433B2 (ja) | 1999-09-06 |
Family
ID=17793592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29334494A Expired - Lifetime JP2944433B2 (ja) | 1994-11-28 | 1994-11-28 | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944433B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469343B1 (en) | 1998-04-02 | 2002-10-22 | Nippon Steel Corporation | Multi-level type nonvolatile semiconductor memory device |
| US6285596B1 (en) | 1997-04-25 | 2001-09-04 | Nippon Steel Corporation | Multi-level type nonvolatile semiconductor memory device |
-
1994
- 1994-11-28 JP JP29334494A patent/JP2944433B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08153810A (ja) | 1996-06-11 |
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