JPS5829631B2 - 半導体メモリ - Google Patents

半導体メモリ

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JPS5829631B2
JPS5829631B2 JP56119453A JP11945381A JPS5829631B2 JP S5829631 B2 JPS5829631 B2 JP S5829631B2 JP 56119453 A JP56119453 A JP 56119453A JP 11945381 A JP11945381 A JP 11945381A JP S5829631 B2 JPS5829631 B2 JP S5829631B2
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gate
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Description

【発明の詳細な説明】 本発明は半導体集積回路に関し、更に詳細にいえば、電
気的に変更可能な読取り専用メモリで使用しうるトラン
ジスタ・メモリに関スる。
読取り専用メモリ（ＲＯＭ）のように各々が２進情報を
表わすトランジスタを有する集積回路装置あるいは回路
アレイは高い装置密度あるいはセル密度を達成している
。
例えば米国特許第３９１４８５５号は低いスレショルド
電圧を示す薄いゲート誘電体で一方の２進情報を記憶し
高いスレショルド電圧を示す厚いゲート誘電体で多方の
２進情報を表わすトランジスタを用いたＲＯＭを示して
いる。
この米国特許は更に、選択された装置のゲート電極に開
孔をエッチして、この装置を不作動にするように開孔か
らイオン注入を行なうことによって一方の２進情報を表
わし、他方ゲート電極に開孔を持たない残りの装置を動
作可能にして他方の２進情報を表わすようにＲＯＭアレ
イをプログラムすることも示している。
厚さの違うゲート誘電体を用いたＲＯＭは高いセル密度
を有するが、製造プロセスの早い段階でメモリ・セルの
プログラミング即ち個性化を行なう必要があり、一方ゲ
ート電極に開孔を設ける’ＦｔＯＭはゲート電極あるい
はワード線の巾を広くする必要があるためセル密度を犠
牲にしなげればならない。
米国特許第４１６１０３９号はＥ １ｅｃｔｒｏｎｉｃ
ｓ 。
Ｆｅｂｒｕａｒｙ１５．１９７１ 、ｐｐ−９９〜１０
４に示されているように２重拡散技術を用いてチャネル
領域を短＜シそして浮動ゲートに情報を記憶するように
した電界効果トランジスタ（ＦＥＴ）メモリ・アレイを
示している。
このメモリはＲＯＭ構造としては複雑であるが、紫外線
を用いて記厖情報を再プログラムできる利点がある。
特願昭５６−３９８８号は２つの拡散領域を有するＦＥ
Ｔの少なくとも一方の拡散領域が高いスレショルド電圧
を持つようにし、この高いスレシヨルド電圧を中和する
ような大きさ及び極性を有する高い電圧を一方の拡散領
域に印加し他方の拡散領域を大地電位にしたときＦＥＴ
に電流が流れるか否かを見ることによって情報を読取る
ようにしたＲＯＭを示している。
一方の拡散領域に前記の高い電圧が印加されたとき電流
が流れるならば、他方の拡散領域が低いスレショルド電
圧を持つことになり、電流が流れなげれば他方の拡散領
域が高いスレショルド電圧を持つことになる。
これは電圧印加状態をスイッチした場合にもあてはまり
、従って１つのＦＥＴで２つの２進情報を記憶すること
ができる。
特願昭５６−５３０６１号は浮動ゲート及び２つの制御
ゲートを有し、低い単一極性電圧パルスでメモリ動作が
制御されるようにした電気的に変更可能なＲＯＭを示し
ている。
本発明の目的は所定のスレショルド電圧を有する高密度
トランジスタを用いた改良されたトランジスタ・メモリ
・アレイを提供することである。
本発明の他の目的は電気的に変更可能な改良された高密
度メモリ・トランジスタ・アレイを提供することである
。
他の目的は低電圧を用いて迅速にプログラムし且つ消去
できる所定のスレショルド電圧を有する高密度トランジ
スタを用いた改良された電気的に変更可能な読取り専用
メモリ・トランジスタ・アレイを提供することである。
他の目的は夫々２つの所定のスレショルド電圧を有する
高密度なＦＥＴを有し且つ低電圧により迅速にプログラ
ムし消去することができる改良された電気的に変更可能
な読取り専用メモリを提供することである。
他ノ目的は各ＦＥＴがいくつかの所定のスレショルド電
圧のうちの２つの値を有する改良された電気的に変更可
能な読取り専用メモリを提供することである。
他の目的は各ＦＥＴが２ビツトの情報を同時に記憶する
ようにプログラムできる改良された電気的に変更可能な
読取り専用メモリを提供することである。
本発明によれば、第１導電型の半導体基板に間隔をあげ
て設けられ基板表面にチャネル領域を定める第２導電型
の第１及び第２の拡散領域を有する電界効果トランジス
タを含む倍密度のメモリが提供される。
第１及び第２の拡散領域の上には夫夫第１及び第２の浮
動ゲートが設けられ、これはチャネル領域の端まで延び
ている。
第１及び第２の浮動ゲートと共通の制御ゲートとの間に
は第１及び第２の２重電荷インジェクタ構造が形成され
る。
制御ゲートにはワード線が接続され、第１及び第２の拡
散領域には第１及び第２のビット線が接続される。
選択された浮動ゲートを適正に充電することにより、こ
の選択された浮動ゲートと関連するチャネル端の導電性
が変えられ、これにより所定の２進ビツト情報が記憶さ
れる。
同様に他方のチャネル端の導電度は、他方の浮動ゲート
を充電することにより変えられる。
制御ゲート並びに第１及び第２の拡散領域の一方へ適正
な電圧を印加することにより、他方の拡散領域における
チャネル端の導電性状態即ち記憶情報を判定することが
できる。
次に図面を参照して説明する。
第１図は好ましくはＰ型材料の半導体基板１２に形成さ
れた電界効果トランジスタ１０を含む本発明の実施例を
示している。
トランジスタ１０は第１及び第２のＮ十領域１４，１６
を含み、これらの間の基板表向にチャネル領域１８を形
成している。
基板１２の表面には二酸化シリコンでつくりうる薄い誘
電体層２０が形成され、この誘電体層２０上には浮動ゲ
ートとして働く第１及び第２の導電性プレート２２．２
４が設けられる。
浮動ゲート２２の上には上記特願昭５６−５３０６１号
あるいは特願昭５６＝２７６０号に示されているような
第１の２重電荷インジェクタ装置２６が設けられる。
電荷インジェクタ装置２６は端子ＣＧに接続された共通
の制御ゲート２８を浮動ゲート２２から分離し、浮動ゲ
ート２２及び制御ゲート２８と共に、比較的小さな容量
値のキャパシタを形成する。
２重電荷インジェクタ装置２６は好ましくは、シリコン
の豊富な第１及び第２の二酸化シリコン層３０゜３２及
びこれらの間に設けられた好ましくは二酸化シリコンの
誘電体層３４を含む。
浮動ゲート２４の上には第２の同様の２重電荷インジェ
クタ装置３６が設けられる。
第２の２重電荷インジェクタ装置３６は共通の制御ゲー
ト２８を第２の浮動ゲート２４から分離し、浮動ゲート
２４及び制御ゲート２８と共に、比較的小さな容量値の
キャパシタを形成する。
第２の２重電荷インジエクタ装置３６は好ましくは、シ
リコンの豊富な第１及び第２の二酸化シリコン層３８．
４０及びそれらの間に設けられた好ましくは二酸化シリ
コンの誘電体層４２を含む。
トランジスタ１０は厚い酸化物領域４４によって、基板
１２に形成される他の回路から分離される。
第１図のセルの動作においては、第１の浮動ゲート２２
又は第２の浮動ゲート２４に負の電荷が記憶されたとき
２進１の情報を表わし、浮動ゲート２２又は２４に電荷
がないときあるいは消去状態のとき２進０の情報を表わ
す。
例えば第１の浮動ゲート２２に負電荷即ち電子を記憶す
る場合は、制御ゲート２８をアース接続して第１の拡散
領域１４に電圧＋Ｖが印加される。
インジェクタ装置２６から、もつと具体的にいうと、シ
リコンに富んだ二酸化シリコン層３０から浮動ゲート２
２へ電子の形の電荷が注入される。
誘電体層２０が第１の拡散領域１４及び第１の浮動ゲー
ト２２と共に形成するキャパシタは第１の浮動ゲート及
び制御ゲート２８の間の容量値よりも大きな容量値を持
つように形成されるから、電圧十Ｖが＋１０Ｖ〜＋２０
Ｖの値を持つ場合電荷は誘電体層２０ヘトンネリングし
ない。
従ってすべての電荷が浮動ゲート２２に留る。
更に第１の拡散領域１４、誘電体層２０及び浮動ゲート
２２によって形成されるキャパシタの容量値は２重イン
ジェクタ装置２６の容量値よりも大きいから、印加され
る電圧の大部分は２重インジェクタ装置の両端に発生し
、浮動ゲート２２に対して大量の電荷を迅速に駆動する
。
第１の浮動ゲート２２が負に充電されたときは、第１の
拡散領域１４に隣接し且つ浮動ゲート２２の下側に位置
するチャネル領域端が過剰の正電荷を蓄積して基板１２
にＰ千秋の領域４６を発生する。
このＰ十領域はトランジスタ１０に高いスレショルド電
圧を与えるから、例えば制御ゲート２８に＋５Ｖ〜１０
Ｖのワード・パルスを印加し第２の拡散領域（又はドレ
イン領域）１６に駆動電圧を印加しても、チャネル１８
に電流が流れな（なる。
Ｐ十領域４６の存在は第１の拡散領域の側のチャネル端
が２進ｌを記憶していることを表わす。
もし第２の浮動ゲート２４が負に充電されずに中立電位
のままであれば、第２の拡散領域１６に隣接する他方の
チャネル領域端では低いスレショルド電圧が保たれる。
第２の拡散領域１６の側のチャネル端が低いスレショル
ド電圧を有し、従って２進０を記憶していることを判定
する場合は、制御ゲート２８に再びワード・パルスが印
加され、また第１の拡散領域１４には、Ｐ十領域４６を
中和又は空乏化するのに十分な大きさく例えば＋５Ｖ〜
＋ｌ０Ｖ）及び極性を有する駆動電圧が印加される。
このときはトランジスタ１０に電流が流れるから、この
電流によって、第２の拡散領域１６の側のチャネル端が
２進Ｏを記憶していることが検出される。
従って明らかなように、チャネル１８のいずれか一方の
端又は両端に２進１を記憶するように第１及び第２の浮
動ゲート２２．２４のいずれか一方又はその両方を充電
することができ。
浮動ゲート２２又は２４から電荷を除去するときは、関
連する拡散領域１４又は１６をアースした状態で制御ゲ
ート２８に電圧十■が印加される。
この場合も、印加される電圧の大部分はインジェクタ装
置２６又は３７の両端に発生し、またインジェクタ装置
の両端の電圧極性が反転するため、このときは浮動ゲー
ト２２又は２４の電荷がインジェクタ装置２６又は３３
に引き寄せられ、そして浮動ゲートに前に記憶されてい
た電荷を消去する。
浮動ゲート２２に電荷即ち電子がトラップされている場
合はトランジスタ１０の左側が高いスレショルド電圧を
示し、電子がトラップされていないときトランジスタ１
０の左側は十分に低いスレショルド電圧を示す。
従って電子が浮動ゲート２２にトラップされて２進ｌの
記憶を示す場合は、制御ゲート２８及び拡散領域１６に
適正な所定の電圧を印加しても、ソース領域１４及びド
レイン領域１６間のチャネル領域１８を通って電流が流
れない。
しかし電子が浮動ゲート２２にトラップされておらず、
２進Ｏの記憶を有する場合は、制御ゲート２８及び拡散
領域１６に上記と同じ適正な所定の電圧を印加すると、
チャネル領域１８を通って電流が流れる。
これはトランジスタ１０の左側の記憶状態を検出する場
合であるが、拡散領域１６の代わりに拡散領域１４を駆
動すれば、トランジスタ１０の右側の記憶状態を同様に
調べることができる。
電荷インジェクタ２６，３６を用いることにより、例え
ば約１０Ｖという低電圧を用いるだけで導電性プレート
即ち浮動ゲートに電荷を貯蔵でき、また制御電極と２つ
の浮動ゲートとの間に配置された２つの２重インジェク
タ装置を用いることにより、この同じ低電圧をいずれの
浮動ゲートの充電及び消去の両方に用いることができる
。
ＩＯＶ程度の電圧が印加されたときは、２重インジェク
タ装置でスイッチング動作が生じて数百ナノ秒で簡単に
浮動ゲートへの又はそこからの電荷の注入が行なわれる
ため、このセルは浮動ゲートの充電及び放電の両方にお
いて高速動作し、またセルの情報は相当に短い時間で読
取られる。
従ってこのセルは電気的に変更可能な読取り専用メモリ
においであるいはスタティックな不揮発性ランダム・ア
クセス・メモリとして使用できる。
もしこれらのセルのアレイにおいて一括消去を行なうだ
けで充分であれば、２重インジェクタではなく単一イン
ジェクタが制御ゲート２８と浮動ゲー）２２，２４の間
に配置される必要がある。
この単一インジェクタはシリコンに富んだ二酸化シリコ
ン層即ち勾配付きバンド・ギャップ層３０゜３８及び二
酸化シリコン層３４．４２のみを含む。
浮動ゲー）２２，２４０充電即ち書込みは上述のように
行なわれるが、一括消去は紫外線放射により行なうこと
ができる。
第２図は第１図に示されている形式のメモリ・セルを有
するメモリ装置を示している。
アレイは４つのセル即ち４つのトランジスタＴｌ〜Ｔ４
を持つように示されており、対応する素子は第１図のも
のと同じ参照番号で示されている。
トランジスタＴＩ 、Ｔ２は１行に配置されてそれらの
ソース／ドレイン領域はビット線ＢＬ３．ＢＬ４に接続
され、またトランジスタＴ３．Ｔ４も１行に配置されて
それらのソース／ドレイン領域はビットａＢＬ１ 、Ｂ
Ｌ２に接続されている。
ビット線ＢＬ１〜ＢＬ４はビット線デュータ／プリチャ
ージ／センス・アンプ回路４８に接続される。
トランジスタＴＩ、Ｔ３は１列に配置されてそれらの制
御ゲート２８は第１のワード線ＷＬＩに接続され、また
トランジスタＴ２．Ｔ４も１列に配置されてそれらの制
御ゲート２８は第２のワード線ＷＬ２に接続されている
。
制御ゲート及び関連するワード線は、もし希望するなら
、単一の連続する素子でもよい。
ワード線ＷＬ１．ＷＬ２はソード線デュータ／駆動回路
５０に接続される。
次に、第３図のパルス波形を参照しながら第２図のメモ
リの動作について説明する。
先ず、トランジスタＴ１の第１の浮動ゲート２２に２進
１を書込む場合は、ワード線ＷＬ１にＯＶの電圧が印加
され、ビット線ＢＬ４に＋１５Ｖの電圧が印加される。
ワード線ＷＬ２及びビット線ＢＬ１〜ＢＬ３は＋７Ｖの
電圧にある。
このときはトランジスタＴ１の共通の制御ゲート２８が
ＯＶを受取り、トランジスタＴ１の第１ＯＮ十拡散領域
１４が＋１５Ｖを受取る。
従って、インジェクタ装置２６を通しで浮動ゲート２２
に電子が注入され、Ｐ＋領域４６によって高いスレショ
ルド電圧を与える。
＋１５Ｖの電圧はトランジスタＴ２の第１のＮ十拡散領
域１４にも印加されるが、第２のワード線ＷＬ２には＋
７Ｖの電圧が印加されており、トランジスタＴ２の共通
の制御ゲート２８とＮ＋拡散領域１４との間の差電圧は
＋８ｖだけであるから、トランジスタＴ２の浮動ゲート
２２には電子が注入されない。
トランジスタＴ３．Ｔ４においても、インジェクタ装置
の両端に十分な差電圧が存在しないため、これらの浮動
ゲートにも電子が注入されない。
もしトランジスタＴ１の浮動ゲート２２に２進Ｏが書込
まれるべきであるならば、このときはワード線ＷＬＩ及
びビット線ＢＬ４はビット線ＢＬ１〜ＢＬ３及びワード
線ＷＬ２と共に＋７Ｖの電圧にされる。
トランジスタＴ１の浮動ゲート２２に記憶された２進１
を読取る場合は、ビット線ＢＬ３が＋５Ｖにプリチャー
ジされ、そして第１のワード線ＷＬＩに＋５Ｖの電圧が
印加される。
トランジスタＴ１の浮動ゲート２２は電子によって充電
されていて高いスレショルド電圧を与えるから、共通の
制御ゲート２８に印加される＋５Ｖの電圧はトランジス
タＴ１のソース／ドレイン領域１４，１６の間のチャネ
ル領域１８を通して導通を生じない。
従ってビット線ＢＬ３の電圧は＋５ｖの電圧のままであ
る。
もしセルＴ１に２進Ｏが記憶されていたならば、共通の
制御ゲート２８に印加される＋５ｖの電圧によってチャ
ネル領域１８に導通が生じ、従ってプリチャージされた
ビット線ＢＬ３は第３図に破線で示されるようにアース
・レベルに放電する。
ビット線ＢＬ１をプリチャージしビット線ＢＬ２をアー
スすれば、トランジスタＴＩ。
Ｔ３の両方の第１の浮動ゲートを同時に読取ることがで
きる。
トランジスタＴ１の浮動ゲート２２に記憶された２進１
を表わす電子を消去即ち放電する場合は、第１の拡散領
域１４即ちピッを線ＢＬ４にｏｖの電圧が印加され、ワ
ード線ＷＬ１に＋１５Ｖの電圧が印加される。
第２のワード線ＷＬ２、ビット線ＢＬ１〜ＢＬ３は＋７
Ｖである。
共通の制御ゲート２８が＋１５Ｖ、ビット線ＢＬ４がア
ース・レベルにあるときはトランジスタＴ１の浮動ゲー
ト２２の電荷がインジェクタ装置２６に引き寄せられ、
浮動ゲート２２の電荷を中和する。
浮動ゲートにかかる負電圧はインジェクタ装置を横切る
電界を増大させ電子の除去を可能にする。
トランジスタＴ３の共通の制御ゲート２８にも＋１５Ｖ
の電圧が印加されるが、ピッ）線ＢＬＩ 、ＢＬ２には
＋７Ｖの電圧が印加されており、共通の制御ゲート２８
とビット線ＢＬ１ 、ＢＬ２との間には８Ｖの電圧差し
か生じないから、トランジスタＴ３は消去されない。
もしトランジスタＴ１の浮動ゲート２２に２進０が記憶
されていれば、このときは浮動ゲート２２が中和状態に
あるため、浮動ゲート２２からの電子除去は生じない。
２進０のデータに対して消去パルスは不要である。
どこの所で消去パルスが必要であるかを判定するために
データを読取ることもできる。
すべてのセル即ちトランジスタが同時に一括消去される
べき場合はすべてのワード線ＷＬＩ、ＷＬ２が＋１５Ｖ
にされ、すべてのビット線ＢＬＩ〜ＢＬ４Ｇ！７−スー
レベルにされる。
２重のインジェクタではなく単一のインジェクタが共通
の制御ゲート２８と浮動ゲー）２２．２４との間に用い
られる場合、消去は紫外光によって行なうことができる
。
トランジスタＴ２．Ｔ３．Ｔ４の浮動ゲート２２，２４
に対する書込み、読取り、消去のサイクルはトランジス
タＴ１に関連して上述したのと同じである。
第１図、第２図のメモリ・セルは任意の知られている技
術によって製造しうるが、次に第４図、第５図と関連し
て１つのこのような製造方法を説明する。
第４図は初期の段階の断面図、第５図は後の段階の断面
図である。
第４図に示されるように、半導体基板１２に分離用の厚
い酸化物領域４４が形成され、そして構造体の上に、ド
ープされた薄い二酸化シリコン層が付着され、次いで第
１のドープ・ポリシリコン層、シリコンの豊富な第１の
二酸化シリコン層、普通の二酸化シリコン層、シリコン
の豊富な第２の二酸化シリコン層、及び窒化シリコン層
が付着される。
これらの層は次に、ドープされた二酸化シリコン・セグ
メント２０’、２０“、浮動ゲート２２．２４．２重電
荷インジェクタ装置２６．３６及び窒化シリコン・セグ
メン）５２，５４を形成するようにエッチされる。
ドープされた二酸化シリコン・セグメント２０’、２０
“は浮動ゲート２２．２４がこれらのセグメン）２０’
、２０“の端を越えて延びてチャネル領域１８内にＰ十
領域の効果をつくるようにするために浮動ゲート２２゜
２４に関してアンダーカットされる。
次にポリシリコン浮動ゲー）２２，２４の縁部が酸化さ
れ、基板１２の露出表面上に薄いゲート酸化物層が形成
される。
知られている浸漬エッチ法により窒化シリコン・セグメ
ント５２，５４が除去され、次にその構造体の上に第２
０ドープ・ポリシリコン層が付着されてエッチされ、第
５図に示されるように共通の制御ゲート２８を形成する
。
次に例えばヒ素又はリンを用いてイオン注入が行なわれ
、インジェクタ装置２６．３６の露出縁と２つの厚い酸
化物領域４４との間の領域にイオンを導入してソース／
ドレイン領域１４’、 １６’を形成する。
知られているドライブ・イン・プロセスにより、ドープ
された二酸化シリコン・セグメント２０’、２０“から
のドーパント（好ましくはヒ素）が基板１２０表面に外
方拡散して第１及び第２の拡散領域１４．１６を形成し
、同時にソース／ドレイン領域１４’ 、 １６’の注
入されたイオンが基板内へ更にドライブされて第１及び
第２の拡散領域１４，１６と併合する。
図示されていないが、ソース／ドレイン領域１４’、１
６’には適当なビット線コンタクトが形成される。
併合した領域１４ 、１４’及び１６ 、１６’が全体
として、トランジスタの２つのＮ十領域即ちソース／ド
レイン領域になる。
構造体の上には素子の保護のために適当な表面安定化層
５６が付着される。
従って本発明によれば、２ビツトの情報を同時に記憶す
ることができるプログラム可能なトランジスタを得るこ
とができ、しかもこれは２重電荷インジェクタ装置の利
点、例えば高速性、低電圧動作の利点だけでなく、簡単
な且つ既存の製造技術を用いて高密度の記憶セル・アレ
イを形成できるという利点を有する。
もし希望するならば、薄い誘電体層２０による容量値よ
りも十分に小さな容量値を与える簡単な誘電体材料でイ
ンジェクタ装置２６，３６を置き替えることができるが
、高い動作電圧が必要になり、また動作速度も犠牲にす
る必要があろう。
【図面の簡単な説明】
第１図は本発明のメモリ・セルの断面図、第２図は第１
図のメモリ・セルを用いたメモリ装置、第３図はメモリ
動作を例示するパルス波形図、第４図及び第５図は夫々
異なる製造段階における本発明のメモリ・セルの断面図
である。 １０・・・電界効果トランジスタ、１４．１６・・・拡
散領域、１８・・・チャネル領域、２０・・・二酸化シ
リコン層、２２，２４・・・浮動ゲート、２６．３６・
・・インジェクタ装置、２８・・・制御ゲート、ＷＬＩ
。 ＷＬ２・・・ワード線、ＢＬ１〜ＢＬ４・・・ビット線
、４８・・・ピット線デコーダ／プリチャージ／センス
・アンプ回路、５０・・・ワード線デコーダ／駆動回路
。

Claims (1)

    【特許請求の範囲】
  1. １ チャネル領域を定めるように間隔をあげて設けられ
    た第１及び第２の拡散領域並びに制御ゲートを有する電
    界効果トランジスタと、前記チャネル領域へ延びるよう
    に前記第１及び第２の拡散領域に対応して設けられた第
    １及び第２の電荷トラップ領域と、前記第１及び第２の
    電荷トラップ領域の電荷を選択的に制御するため前記制
    御ゲートへ制御パルスを印加するための手段と、前記第
    １及び第２の拡散領域の間の電流をセンスするための手
    段とを有する半導体メモリ。
JP56119453A 1980-10-27 1981-07-31 半導体メモリ Expired JPS5829631B2 (ja)

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