JP4659677B2 - 半導体装置及びその製造方法 - Google Patents

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Description

この発明は、電荷を保持する機能を有するメモリ機能体を具えた半導体装置、及びその製造方法に関する。
従来から、半導体装置に搭載された１つのトランジスタにつき、２ビットの記憶機能を有する、いわゆる「１セル２ビット機能」を特徴とする不揮発性メモリデバイスが知られている。この不揮発性メモリデバイスは、ゲート電極の側面及びゲート電極の周辺の基板上に設けられたシリコン窒化膜に、電荷保持機能を持たせ、このシリコン窒化膜をメモリ機能体とした構造となっている。
このような、電荷保持機能を有するシリコン窒化膜を具えた、従来技術による半導体装置として、例えば、特許文献１によって開示された半導体装置が知られている。以下、この特許文献１に開示の半導体装置について、図を参照して説明する。
図８は、特許文献１によって開示された半導体装置の切り口を示す端面図である。特許文献１に開示の半導体装置は、図８に示すように、チャネル領域１１１と、このチャネル領域を挟んで設けられた、二つの離間したソース及びドレインとしての、第１主電極領域及び第２主電極領域１１３ａ及び１１３ｂ（主電極領域を代表して１１３で示す）とが作り込まれた基板１１５を具えている。なお、図８では、チャネル領域１１１に対して、紙面の右側に形成された主電極領域を第１主電極領域１１３ａ、また、チャネル領域１１１に対して、紙面の左側に形成された主電極領域を第２主電極領域１１３ｂとして示している。そして、基板の上側表面のチャネル領域１１１上には、ゲート酸化膜１１７と、このゲート酸化膜１１７上に設けられたコントロールゲート１１９とが形成されている。更に、この半導体装置は、コントロールゲート１１９の上側表面及び両側側面と、基板１１５の上側表面とを覆うように形成された、等厚なシリコン窒化膜１２１が形成されている。このシリコン窒化膜１２１は、メモリ機能体として作用する。具体的には、このシリコン窒化膜１２１は、書き込み動作によって注入された電子を蓄積し、かつ電荷を保持する機能、すなわち電荷保持機能を有している。そして、コントロールゲート１１９の両側周辺部におけるシリコン窒化膜１２１の上側表面には、コントロールゲート１１９を挟むようにフローティングゲート１２３が設けられている。なお、コントロールゲート１２３に対して、紙面の右側に設けられたフローティングゲート１２３をフーティングゲート１２３ａ、また、コントロールゲート１２３に対して、紙面の左側に設けられたフローティングゲート１２３をフーティングゲート１２３ｂとして図８に示す。ここで、基板１１５及びシリコン窒化膜１２１間には、これら基板１１５とシリコン窒化膜１２１との応力差を緩和するために、等厚な下部シリコン酸化膜１２５が設けられている。また、シリコン窒化膜１２１の上側表面には、このシリコン窒化膜１２１とフローティングゲート１２３との応力差を緩和するために、等厚な上部シリコン酸化膜１２７が設けられている。なお、これら下部シリコン酸化膜１２５、上部シリコン酸化膜１２７、及びシリコン窒化膜１２１からなる積層体を、以下、ＯＮＯ膜１２９と称する。また、フローティングゲート１２３及び基板１１５間におけるＯＮＯ膜１２９をＯＮＯ膜１２９ａ、フローティングゲート１２３及びコントロールゲート１１９間におけるＯＮＯ膜１２９をＯＮＯ膜１２９ｂ、として図８に示す。このＯＮＯ膜１２９は、コントロールゲート１１９とフローティングゲート１２３とを素子分離するための、絶縁膜としての役割も担っている。
以上のような構成を有する特許文献１に開示の半導体装置では、書き込み動作、すなわち、メモリ機能体であるシリコン窒化膜１２１に電子の注入を行うとき、コントロールゲート１１９及び一方の主電極領域に電圧を印加する。ここでは、第１主電極領域１１３ａに電圧を印加する場合を例に挙げて説明する。
コントロールゲート１１９及び第１主電極領域１１３ａに電圧を印加すると、コントロールゲート１１９の電圧によって、コントロールゲート１１９の両側に設けられたフローティングゲート１２３にも電圧が印加される。そして、電圧の印加されたフローティングゲート１２３ｂと、このフローティングゲート１２３ｂの下側に存在する、電圧の印加されていない第２主電極領域１１３ｂとの電位差によって、電子が第２主電極領域１１３ｂからフローティングゲート１２３ｂに向かって移動する。この移動する電子が、フローティングゲート１２３ｂ及び第２主電極領域１１３ｂ間に存在するシリコン窒化膜１２１に注入される。なお、逆のバイアスを行った場合、すなわち、コントロールゲート１１９及び第２主電極領域１１３ｂに電圧を印加した場合には、電子は、フローティングゲート１２３ａ及び第２主電極領域１１３ａ間に存在するシリコン窒化膜１２１に注入される。
ここで、この書き込み動作において、シリコン窒化膜１２１に電子を注入するためには、フローティングゲート１２３と、バイアスを行わない方の第１または第２主電極領域１１３との間の電位差を大きくする必要がある。そのために、フローティングゲート１２３に印加される電圧を可能な限り大きくすることが好ましい。
フローティングゲート１２３の電圧は、コントロールゲート１１９とフローティングゲート１２３とのカップリング比Ｃｒによって決定される。このカップリング比Ｃｒとは、フローティングゲート１２３及び基板１１５間における絶縁膜、この場合はＯＮＯ膜１２９ａの静電容量をＣ１、また、フローティングゲート１２３及びコントロールゲート１１９間における絶縁膜、この場合はＯＮＯ膜１２９ｂの静電容量をＣ２としたとき、Ｃｒ＝Ｃ２／（Ｃ１＋Ｃ２）によって、表される値である。そして、コントロールゲート１１９の電圧に、このカップリング比Ｃｒを掛けた値がフローティングゲートの電圧となる。従って、カップリング比を大きくすることによって、フローティングゲート１２３に印加される電圧を大きくすることができる。上述の式から明らかなように、カップリング比を大きくするためには、フローティングゲート１２３及びコントロールゲート１１９間における絶縁膜、この場合はＯＮＯ膜１２９ｂの静電容量を大きくすればよい。そして、この絶縁膜の静電容量を大きくするためには、フローティングゲート１２３及びコントロールゲート１１９が、この絶縁膜を介して対向する面の面積を大きくする方法が知られている。また、フローティングゲート１２３及びコントロールゲート１１９間の絶縁膜の膜厚を薄く形成することでも、この絶縁膜の静電容量を大きくすることができる。
ここで、特許文献１によって開示された半導体装置において、フローティングゲート１２３及びコントロールゲート１１９が、絶縁膜を介して対向する面は、コントロールゲート１１９の側面のみである。従って、フローティングゲート１２３及びコントロールゲート１１９の対向面の面積が小さい。
また、特許文献１によって開示された半導体装置において、フローティングゲート１２３及びコントロールゲート１１９間に存在する絶縁膜は、ＯＮＯ膜１２９である。このＯＮＯ膜は、下部シリコン酸化膜１２５、上部シリコン酸化膜１２７、及びシリコン窒化膜１２１からなり、３つの膜が重なって形成されているため、膜厚が厚くなる。
これらの理由により、特許文献１によって開示された半導体装置では、フローティングゲート１２３の電位を上昇させることが困難であり、書き込み動作時において、シリコン窒化膜１２１に電子が注入されづらい。そのため、書き込み不良、書き込み動作の信頼性低下等の問題が生じる恐れがある。
このような書き込み不良、書き込み動作の信頼性低下等の問題を回避するために、例えば特許文献２に開示された半導体装置が知られている。
特許文献２の第３の実施の形態（以下、特許文献２−１と称する）に開示された半導体装置は、上述の特許文献１における、コントロールゲートの上側表面及び両側側面を覆うＯＮＯ膜が形成されていない。そして、基板の上側表面のみに、メモリ機能体であるシリコン窒化膜を含むＯＮＯ膜が形成されている。また、特許文献２−１に開示の半導体装置は、上述のフローティングゲートが設けられていない。そして、これらＯＮＯ膜及びコントロールゲートを覆うように、金属膜が設けられている。このような構造では、シリコン窒化膜を含むＯＮＯ膜の側面と、コントロールゲートの側面とが直接接している。
この特許文献２−１に開示の半導体装置では、フローティングゲートを介さず、コントロールゲートに印加した電圧によって、電圧の印加されていない第１及び第２主電極領域から電子を移動させることができる。従って、コントロールゲートに印加した電圧が、書き込み動作時における、シリコン窒化膜への電子の注入に、直接影響を与える。そのため、コントロールゲートに印加する電圧を大きくすることによって、シリコン窒化膜への電子の注入量を大きくすることができる。
次に、特許文献２の第４の実施の形態（以下、特許文献２−２と称する）に開示された半導体装置について説明する。図９は、特許文献２−２によって開示された半導体装置の切り口を示す端面図である。特許文献２−２に開示の半導体装置は、チャネル領域２１３と、このチャネル領域２１３を挟んで設けられた、二つの離間したソース及びドレインとしての、第１主電極領域及び第２主電極領域２１４とが作り込まれた基板２１１を具えている。そして、チャネル領域２１３の一部領域の上側表面に、ゲート酸化膜２１５を介してフローティングゲート中央部２１６が設けられている。また、フローティングゲート中央部２１６の両側周辺部であって、チャネル領域２１３の他部領域の上側表面全面に、フローティングゲート中央部２１６よりも薄い膜厚で、ＯＮＯ膜２１７が形成されている。このＯＮＯ膜２１７は、上述の特許文献１に開示の半導体装置と同様に、下部シリコン酸化膜２１９、メモリ機能体であるシリコン窒化膜２２１、及び上部シリコン酸化膜２２３からなる膜である。そして、これらＯＮＯ膜２１７及びフローティングゲート中央部２１６の上側表面を覆うように、フローティングゲート側部２２５が設けられている。ここで、フローティングゲート中央部２１６とフローティングゲート側部２２５とを含めてフローティングゲート２２７と称する。このフローティングゲート２２７は、上述の特許文献１に開示の半導体装置における、フローティングゲート１２３に相当する。更に、特許文献２−２に開示の半導体装置は、フローティングゲート２２７、及びＯＮＯ膜２１７からなる積層体と、基板２１１の上側表面とを覆うように、絶縁膜としてのシリコン酸化膜２２９を介して、コントロールゲート２３１が設けられている。
この特許文献２−２に開示の半導体装置では、フローティングゲート２２７及びコントロールゲート２３１は、絶縁膜を介して、フローティングゲート２２７の上側表面、及び両側側面の３面で対向している。従って、フローティングゲート及びコントロールゲートが、１つの面のみで対向する、特許文献１に開示の半導体装置と比して、フローティングゲート及びコントロールゲートの対向面の面積を大きくすることができる。
また、特許文献２−２に開示の半導体装置において、フローティングゲート２２７及びコントロールゲート２３１間に存在する絶縁膜は、シリコン酸化膜２２９のみである。従って、フローティングゲート及びコントロールゲート間に、３つの膜からなるＯＮＯ膜が存在する、特許文献１に開示の半導体装置と比して、フローティングゲート及びコントロールゲート間に存在する絶縁膜の膜厚を、薄くすることができる。
従って、特許文献２−２に開示の半導体装置では、特許文献１に開示の半導体装置と比して、フローティングゲート２２７の電位を上昇させやすい。そのため、書き込み動作時において、シリコン窒化膜２２１に電子が注入されやすく、書き込み不良、書き込み動作の信頼性低下等の問題が生じる恐れを低減できる。
特開平９−９７８４９号公報 特開２００３−２５８１２８号公報
しかしながら、特許文献２−１に開示された半導体装置は、フローティングゲートを具えておらず、フローティングゲートを介さずに、コントロールゲートの電圧によって、直接書き込み動作、すなわちシリコン窒化膜への電子の注入を行う。そのため、書き込む力が強すぎ、意図しないセルへも書き込みを行ってしまう恐れがある。
また、特許文献２−１に開示された半導体装置は、フローティングゲートを具えていないため、読み出し動作を行う際に、コントロールゲートからの電界が、フローティングゲートを介さずに、直接シリコン窒化膜に及ぶ。このコントロールゲートからの電界は、メモリ機能体であるシリコン窒化膜から、保持している電荷が抜ける原因となる。従って、特許文献２−１に開示された半導体装置では、コントロールゲートからの電界が、直接シリコン窒化膜に及ぶため、読み出し動作を繰り返し行った場合に、保持している電荷が抜ける可能性が高い。
また、特許文献２−２に開示された半導体装置は、チャネル領域の上側全面に、フローティングゲート及びＯＮＯ膜を具えている。そして、これらフローティングゲート及びＯＮＯ膜の上側に、絶縁膜を介してコントロールゲートが形成されている。従って、コントロールゲートと基板のチャネル領域との間には、絶縁膜、フローティングゲート、及びＯＮＯ膜が存在しており、コントロールゲートとチャネル領域とが接する箇所が存在しない。そのため、コントロールゲートに印加した電圧によって、チャネル領域にバイアスをかけることが困難であり、半導体装置の駆動能力の低下に繋がる。
この発明の目的は、書き込み動作の際に、書き込み不良、信頼性低下等が生じることなく、シリコン窒化膜への電子の注入を行うことができるとともに、書き込む力の制御、シリコン窒化膜からの電荷の抜けの防止、及びチャネル領域への確実なバイアスを同時に達成することができる半導体装置の構造、及びその製造方法を提案することにある。
そこで、上述の目的の達成を図るため、この発明の第１の要旨によれば、半導体装置は以下のような特徴を有している。
すなわち、第１の要旨による半導体装置は、まず、素子領域にチャネル領域と、このチャネル領域を挟んで設けられた第１及び第２主電極領域とが作り込まれた半導体基板を具えている。そして、チャネル領域の上側表面には、互いに離間して設けられた、第１及び第２ＯＮＯ膜が設けられている。この第１及び第２ＯＮＯ膜は、それぞれの一方の側面を、チャネル領域の、上側基板面、すなわち半導体基板の上側表面での第１及び第２主電極領域との境界上に、それぞれ位置して設けられている。また、この第１及び第２ＯＮＯ膜は、それぞれ下部酸化膜、この下部酸化膜の上側表面に設けられた電荷蓄積窒化膜、及びこの電荷蓄積窒化膜の上側表面に設けられた上部酸化膜を含んでいる。この第１及び第２ＯＮＯ膜の上側表面には、それぞれ第１及び第２フローティングゲートが設けられている。そして、これら第１及び第２ＯＮＯ膜と、第１及び第２フローティングゲートとを含む素子領域の上側は、均一な膜厚の層間絶縁膜によって覆われている。更に、第１の要旨による半導体装置は、第１及び第２ＯＮＯ膜間と、第１及び第２フローティングゲート間とを埋め込むとともに、層間絶縁膜の上側表面を覆うコントロールゲートを具えている。
また、この発明の第２の要旨によれば、上述の第１の要旨による半導体装置の製造方法は、以下の第１工程から第８工程までの各工程を含む。
すなわち、第１工程では、半導体基板のチップ領域内の上側基板面に、一定間隔で配列して設けられた複数の素子間分離領域から露出している素子領域に、第１導電型の不純物を導入することによって、第１導電型不純物領域を形成する。
第２工程では、第１導電型不純物領域の上側表面のチャネル領域を形成する予定領域上に、マスクを形成する。そして、しかる後、第１導電型不純物領域に、第１導電型と逆の導電型を有する第２導電型不純物を導入することによって、第１及び第２主電極領域と、マスクの下部であって、第１及び第２主電極領域間にチャネル領域とを形成する。
第３工程では、まずマスクを除去する。そして、半導体基板の上側全面にＯＮＯ膜を形成する。ここで、このＯＮＯ膜は、下部酸化膜、電荷蓄積窒化膜、及び上部酸化膜を、この順に重ねて設けることによって形成される。
第４工程では、ＯＮＯ膜の上側表面に、フローティングゲート材料層を形成して、ＯＮＯ膜及びフローティングゲート材料層からなる積層体を形成する。
第５工程では、積層体の表面から上側基板面が露出するまで、積層体に対する部分エッチングを行う。そして、複数の素子間分離領域の配列方向に、互いに離間して延在するストライプ状の、第１及び第２残存領域を、チャネル領域上に、第１及び第２残存領域のそれぞれの一方の側面を、チャネル領域の、上側基板面での第１及び第２主電極領域との境界上にそれぞれ位置させて、形成する。これにより、ＯＮＯ膜から、第１及び第２残存領域中に第１及び第２ＯＮＯ膜をそれぞれ残存形成するとともに、フローティングゲート材料層から、第１及び第２残存領域中に第１及び第２フローティングゲートをそれぞれ残存形成する。
第６工程では、第１及び第２残存領域を含む半導体基板の上側全面に、均一な膜厚で層間絶縁膜を形成する。
第７工程では、第１及び第２残存領域間を埋め込むとともに、層間絶縁膜の上側全面を覆うようにコントロールゲートを形成する。
第８工程では、素子間分離領域の上側領域、及びこの素子間分離領域の延長領域の上側に存在するコントロールゲート、層間絶縁膜、第１及び第２フローティングゲート、及び第１及び第２ＯＮＯ膜を除去する。
また、この発明の第３の要旨によれば、上述の第１の要旨による半導体装置の他の製造方法は、以下の第１工程から第１０工程までの各工程を含む。
すなわち、第１工程では、半導体基板のチップ領域内の上側基板面に、一定間隔で配列して設けられた複数の素子間分離領域から露出している素子領域に、第１導電型の不純物を導入することによって、第１導電型不純物領域を形成する。
第２工程では、半導体基板の上側全面にＯＮＯ膜を形成する。ここで、このＯＮＯ膜は、下部酸化膜、電荷蓄積窒化膜、及び上部酸化膜を、この順に重ねて設けることによって形成される。
第３工程では、ＯＮＯ膜の上側表面であって、第１及び第２フローティングゲートを形成する予定領域の間にゲート形成犠牲膜を形成する。
第４工程では、ゲート形成犠牲膜を含むＯＮＯ膜の上側全面を覆うように、フローティングゲート材料層を形成する。
第５工程では、フローティングゲート材料層を除去することによって、除去されずに残存したフローティングゲート材料層から、ゲート形成犠牲膜の両側側部に第１及び第２フローティングゲートを残存形成する。
第６工程では、ゲート形成犠牲膜と、第１及び第２フローティングゲートとをマスクとして、第１導電型不純物領域に、第１導電型と逆の導電型を有する第２導電型の不純物を導入する。これによって、第１及び第２主電極領域を形成するとともに、ゲート形成犠牲膜と第１及び第２フローティングゲートの下部であって、第１及び第２主電極領域間にチャネル領域を形成する。
第７工程では、ゲート形成犠牲膜と、第１及び第２フローティングゲートの下部を除く部分のＯＮＯ膜とを、半導体基板の上側基板面が露出するまで除去する。このとき、除去されずに残存した、第１及び第２フローティングゲートの下部のＯＮＯ膜は、第１及び第２ＯＮＯ膜となる。そして、第１及び第２フローティングゲートと第１及び第２ＯＮＯ膜とから第１及び第２残存領域が形成される。
第８工程では、第１及び第２残存領域を含む半導体基板の上側全面に、均一な膜厚で層間絶縁膜を形成する。
第９工程では、第１及び第２残存領域間を埋め込むとともに、層間絶縁膜の上側全面を覆うようにコントロールゲートを形成する。
第１０工程では、素子間分離領域の上側領域、及びこの素子間分離領域の延長領域の上側に存在するコントロールゲート、層間絶縁膜、第１及び第２フローティングゲート、及び第１及び第２ＯＮＯ膜を除去する。
第１の要旨による半導体装置は、チャネル領域の上側表面に２つの離間したフローティングゲート、すなわち第１及び第２フローティングゲートを具えている。そして、これら第１及び第２フローティングゲート間を埋め込むとともに、層間絶縁膜を介して第１及び第２フローティングゲートを覆うコントロールゲートを具えている。
従って、第１の要旨による半導体装置では、第１及び第２フローティングゲートとコントロールゲートとは、層間絶縁膜を介して、第１及び第２フローティングゲートの、それぞれの上側表面、及び両側側面の３面で対向している。従って、フローティングゲート及びコントロールゲートが、１つの面のみで対向する、特許文献１に開示の半導体装置と比して、フローティングゲート及びコントロールゲートの対向面の面積を大きくすることができる。
また、第１の要旨による半導体装置は、メモリ機能体である電荷蓄積窒化膜を含むＯＮＯ膜を、第１及び第２フローティングゲートの下部のみに設けている。そのため、第１の要旨による半導体装置は、第１及び第２フローティングゲートとコントロールゲートとの間に、層間絶縁膜のみが存在している。従って、フローティングゲート及びコントロールゲート間に、３つの膜からなるＯＮＯ膜が存在する、特許文献１に開示の半導体装置と比して、フローティングゲート及びコントロールゲート間に存在する絶縁膜の膜厚を、薄くすることができる。
このように、第１の要旨による半導体装置は、第１及び第２フローティングゲートとコントロールゲートとの対向面の面積の拡大、及び第１及び第２フローティングゲートとコントロールゲートとの間に存在する絶縁膜の膜厚の薄膜化を同時に達成できる。そのため、特許文献１に開示の半導体装置と比して、第１及び第２フローティングゲートに印加される電圧を大きくすることができる。従って、書き込み動作時において、メモリ機能体である電荷蓄積窒化膜に電子が注入されやすく、書き込み不良、書き込み動作の信頼性低下等の問題が生じる恐れを低減できる。
また、第１の要旨による半導体装置は、第１及び第２フローティングゲートに印加される電圧によって、書き込み動作、すなわち電荷蓄積窒化膜への電子の注入を行う。そのため、フローティングゲートを介さずに、コントロールゲートの電圧によって、直接書き込み動作を行う特許文献２−１に開示の半導体装置とは異なり、書き込む力を制御できるため、意図しないセルへ書き込みを行ってしまう恐れはない。
また、第１の要旨による半導体装置では、メモリ機能体である電荷蓄積窒化膜を含むＯＮＯ膜が、第１及び第２フローティングゲートの下部にのみ設けられており、更に、これら第１及び第２フローティングゲートとＯＮＯ膜とは、層間絶縁膜に覆われている。従って、コントロールゲートとＯＮＯ膜とが直接接触する箇所は存在しない。そのため、電荷蓄積窒化膜からの読み出し動作を行う際に発生するコントロールゲートからの電界は、直接電荷蓄積窒化膜に及ぶことはなく、第１及び第２フローティングゲートと層間絶縁膜とによって緩和される。従って、特許文献２−１に開示の半導体装置のように、読み出し動作を繰り返し行った場合に、保持している電荷が抜けるのを防止することができる。
また、第１の要旨による半導体装置では、チャネル領域の第１及び第２フローティングゲート間の領域の上側表面と、第１及び第２フローティングゲート間を埋め込んで形成されたコントロールゲートとが、層間絶縁膜を介して接している。そのため、第１の要旨による半導体装置は、コントロールゲートに印加した電圧によって、チャネル領域にバイアスがかかりやすい。従って、コントロールゲートと基板のチャネル領域との間に、絶縁膜、フローティングゲート、及びＯＮＯ膜が存在する特許文献２−２に開示の半導体装置と比して、チャネル領域にバイアスを大きくかけることができるため、半導体装置の駆動能力が低下することはない。
また、第２の要旨による半導体装置の製造方法では、第５工程において、積層体の表面から上側基板面が露出するまで、積層体に対する部分エッチングを行う。この除去によって、複数の素子間分離領域の配列方向に、互いに離間して延在するストライプ状の、第１及び第２残存領域を、チャネル領域上に、第１及び第２残存領域のそれぞれの一方の側面を、チャネル領域の、上側基板面での第１及び第２主電極領域との境界上にそれぞれ位置させて、形成する。これにより、ＯＮＯ膜から、第１及び第２残存領域中に第１及び第２ＯＮＯ膜をそれぞれ残存形成するとともに、フローティングゲート材料層から、第１及び第２残存領域中に第１及び第２フローティングゲートをそれぞれ残存形成する。
このように、第１及び第２フローティングゲートを離間させて形成することによって、この離間した領域において、チャネル領域が露出する。そして、チャネル領域を露出面とすることによって、第７工程で形成されるコントロールゲートの電圧から、チャネル領域にバイアスをかけることができる。
また、第３の要旨による半導体装置の製造方法は、第３工程〜第５工程において、ＯＮＯ膜の上側表面であって、第１及び第２フローティングゲートを形成する予定領域の間にゲート形成犠牲膜を形成する。そして、このゲート形成犠牲膜を覆うように形成したフローティングゲート材料層を除去することによって、第１及び第２フローティングゲートを形成する。その後、ゲート形成犠牲膜は、選択的に除去される。
このように、第３の要旨による半導体装置の製造方法では、ゲート形成犠牲膜を形成した領域が、第１及び第２フローティングゲート間の離間領域となる。従って、形成する第１及び第２フローティングゲートゲートのゲート長と、第１及び第２フローティングゲート間の離間距離とに応じて、ゲート形成犠牲膜を形成することで、正確にゲート長及び離間距離が設定された第１及び第２フローティングゲートを形成することができる。そのため、フローティングゲート材料層を除去する際にゲート長及び離間距離の設定を行う、第２の要旨による半導体装置の製造方法と比して、設計に応じた精度の高い第１及び第２フローティングゲートを形成することができる。従って、チップサイズの微細化に伴い、素子の微細化を図るに当たっても、設計に応じてゲート形成犠牲膜のサイズを設定することで、正確にゲート長及び離間距離が設定された第１及び第２フローティングゲートを形成することができる。
また、第３の要旨による半導体装置の製造方法は、第６工程において、ゲート形成犠牲膜及び第１及び第２フローティングゲートをマスクとして用い、第１及び第２主電極領域、及びチャネル領域を形成するための第２導電型不純物の導入を行う。
従って、第２の要旨による半導体装置の製造方法のように、チャネル領域を形成する予定領域上にマスクを形成する必要がない。そのため、第２の要旨による半導体装置の製造方法と比して、製造のスループットの向上、及び製造コストの低減という効果を得ることができる。
また、ゲート形成犠牲膜及び第１及び第２フローティングゲートをマスクとして用い、第２導電型不純物の導入を行うため、第２導電型不純物が導入されないゲート形成犠牲膜及び第１及び第２フローティングゲートの下部領域が、チャネル領域となる。従って、チャネル領域を形成した後に、第１及び第２フローティングゲートを形成する第２の要旨による半導体装置の製造方法と比して、第１及び第２フローティングゲートを、正確にチャネル領域の両側端部に位置決めして形成することができる。
以下、図面を参照して、この発明に係る半導体装置及びその製造方法について説明する。なお、各図は、この発明が理解できる程度に、各構成要素の形状、大きさ、及び配置関係を概略的に示してあるに過ぎない。従って、この発明の構成は、何ら図示の構成例にのみ限定されるものではない。
〈第１の実施の形態〉
第１の実施の形態では、チャネル領域の上側に互いに離間して設けられた第１及び第２フローティングゲートと、これら第１及び第２フローティングゲートを覆うように形成されたコントロールゲートとを具えた半導体装置の製造方法について説明する。この製造方法は、第１工程から第８工程までを含んでいる。以下、第１工程から順に各工程につき説明する。
図５は、この発明の第１の実施の形態で用いる半導体基板１１を説明する斜視図である。この実施の形態において用いる半導体基板１１は、例えばＳｉ単結晶基板、その他の従来周知のシリコンを材料とする半導体基板である。そして、この半導体基板１１は、図５に示すように、半導体基板のチップ領域内の上側基板面１１ａに、一定間隔で配列して設けられた複数の素子間分離領域１７から、素子領域１３が露出して形成されている。この素子間分離領域１７は、半導体基板１１上の素子領域１３を電気的に分離する目的で形成されており、ＬＯＣＯＳ法、ＳＴＩ法等の従来周知の方法を用いて形成されている。
ここで、この実施の形態では、複数の素子間分離領域１７間に挟まれて露出した素子領域１３に、それぞれ１つのトランジスタを形成する。そして、１つのトランジスタにつき、２ビットのメモリ機能体を設けることによって、１セル２ビット機能を有する半導体装置を製造する。そこで、この実施の形態では、素子間分離領域１７によって挟まれた素子領域１３のうちの１つに着目して説明する。そのために、この実施の形態の各工程では、図５のI−I線における断面の切り口に相当する端面図を用いて説明する。
図１（Ａ）〜（Ｄ）は、この発明の第１の実施の形態を説明する工程図である。また、図２（Ａ）〜（Ｃ）は、図１（Ｄ）に続く工程図である。これらの各図は、それぞれ、各製造段階で得られた構造体の断面の切り口で示してある。そして、これらの切り口は、図５に示す、隣接する素子間分離領域１７間の素子領域１３を横切るI−I線における断面の切り口に相当する面である。ここで、図２（Ａ）は、図６に示す、図５に対応する部分のII−II線における端面図である。
図６は、この実施の形態における第５工程によって得られた構造体を示す斜視図である。また、図７は、この実施の形態における第９工程によって得られた構造体を示す斜視図である。
まず、第１工程では、半導体基板１１の素子領域１３に第１導電型の不純物を導入することによって、第１導電型不純物領域１５を形成して図１（Ａ）に示すような構造体を得る。
既に説明したように、素子領域１３は、素子間分離領域１７から露出して形成されている。この素子領域１３に、第１導電型の不純物を導入することによって、素子領域１３を一方の導電型の不純物拡散領域、すなわち第１導電型不純物領域１５に変える。この第１工程における不純物の導入は、後の工程よって形成されるトランジスタの、チャネル領域における閾値を制御する目的で行われる。なお、不純物の導入は、Ｓ／Ｄインプランテーション等の従来周知のインプランテーション技術を用いて行えばよい。ここで、導入する不純物は、半導体基板１１に作り込むトランジスタがｐ型である場合には、ｎ型の不純物、例えば、Ａｓ（砒素）、Ｐ（リン）等、また、ｎ型である場合には、ｐ型の不純物、例えば、Ｇａ（ガリウム）、Ｉｎ（インジウム）等の中から設計に応じた好適な不純物を選べばよい。
ここで、この第１工程では、第１導電型不純物の導入の前に、第１導電型不純物の導入の際のダメージを緩和するためのダメージ防止膜を、半導体基板１１の上側表面に形成しておいてもよい（図示せず）。このダメージ防止膜は、例えばシリコン酸化膜であり、熱酸化、ＣＶＤ法等の周知の技術を用いることによって形成される。
次に、第２工程では、第１導電型不純物領域１５の上側表面のチャネル領域を形成する予定領域上に、マスク１９を形成する。そして、しかる後、第１導電型不純物領域１５に、第１導電型と逆の導電型を有する第２導電型不純物を導入することによって、第１及び第２主電極領域２１ａ及び２１ｂ（主電極領域を代表して２１で表す）と、マスク１９の下部であって、第１及び第２主電極領域２１ａ及び２１ｂ間にチャネル領域２３とを形成して図１（Ｂ）に示すような構造体を得る。この場合、チャネル領域２３は、第１導電型不純物領域１５中の、第２導電型不純物の非導入領域として残存した領域で形成される。
まず、周知のホトレジスト技術を用いて、レジスト層を堆積させる。そして、このレジスト層を、周知のホトリソエッチング技術、ドライエッチング技術、その他を用いてパターニングすることによって、マスク１９を形成する。
マスク１９を形成した後、トランジスタのチャネル領域２３と、ソース領域及びドレイン領域としての２つの離間した第１及び第２主電極領域２１ａ及び２１ｂとを形成する。
そのために、第１導電型不純物領域１５に、第１導電型と逆の導電型を有する第２導電型の不純物を導入する。このとき、チャネル領域２３となる予定領域は、上側表面にマスク１９が形成されているため、第２導電型の不純物が導入されない非導入領域となる。従って、マスク１９の下側の第１導電型不純物領域１５は、第２導電型の不純物が導入されずに、第１導電型不純物領域１５として残存する。この残存した第１導電型不純物領域１５がチャネル領域２３となる。一方、このチャネル領域２３を挟むように、第２導電型の不純物が導入された第１導電型不純物領域１５は、第１及び第２主電極領域２１ａ及び２１ｂとなる。
この工程における、第２導電型の不純物の導入は、Ｓ／Ｄインプランテーション等の従来周知の方法で行われる。また、上述した第１及び第２主電極領域２１ａ及び２１ｂは、その一方をソース領域とし、他方をドレイン領域として利用することができる。
また、この第２工程において導入する第２導電型の不純物は、ｐ型のトランジスタを形成する場合には、ｐ型の不純物、例えば、Ｇａ（ガリウム）、Ｉｎ（インジウム）等、また、ｎ型のトランジスタを形成する場合には、ｎ型の不純物、例えば、Ａｓ（砒素）、Ｐ（リン）等の中から設計に応じた好適な不純物を選べばよい。
次に、第３工程では、マスク１９を除去する。そして、半導体基板１１の上側表面にＯＮＯ膜２５を形成して図１（Ｃ）に示すような構造体を得る。
この第３工程では、まず、マスク１９を除去する。ここで、上述の第１工程において、半導体基板１１の上側表面に、不純物の導入の際のダメージを緩和するためのダメージ防止膜が形成されている場合は、このマスク１９を除去した後、または、マスク１９と同時に除去を行う。これらマスク１９及びダメージ防止膜は、周知のエッチングバック、ＣＭＰ法、その他の技術から設計に応じた好適な方法を用いて除去するのが良い。
そして、マスク１９を除去した後に、半導体基板１１の上側表面にＯＮＯ膜２５を形成する。このＯＮＯ膜２５は、下部酸化膜２７、電荷蓄積窒化膜２９、及び上部酸化膜３１を、この順に重ねて設けることによって形成される。
そのために、まず、半導体基板１１の上側表面に、シリコン酸化膜を材料として下部酸化膜２７を形成する。この下部酸化膜２７は、緩衝膜として半導体基板１１と、下部酸化膜２７の上側表面に形成される電荷蓄積窒化膜２９との応力差の緩和、及びＯＮＯ膜２５の膜厚の調整という目的で形成される。そして、これらの目的を達成するために、下部酸化膜２７は、最低でも４０Å程度の膜厚で形成するのが好ましい。なお、この４０Åの値は、緩衝膜としての応力差の緩和、及びＯＮＯ膜２５の膜厚の調整という効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。また、この下部酸化膜２７は、例えば、従来周知の熱酸化、ＣＶＤ法等によって形成される。
次に、下部酸化膜２７の上側表面に、シリコン窒化膜を材料として電荷蓄積窒化膜２９を形成する。この電荷蓄積窒化膜２９は、後の工程において、チャネル領域２３の両端部の上側表面に存在する部分を残存させて、他の部分が除去される。そして、残存したチャネル領域２３の両端部の上側表面に存在する部分は、第１及び第２電荷蓄積窒化膜となる。この第１及び第２電荷蓄積窒化膜は、この実施の形態によって製造される半導体装置において、メモリ機能体として作用し、書き込み動作によって導入された電子を蓄積し、電荷を保持する。そして、第１及び第２電荷蓄積窒化膜がこれらの目的を達成するために、電荷蓄積窒化膜２９は、４０〜１００Åの膜厚で形成するのが好ましい。なお、この４０〜１００Åの値は、電子の蓄積、及び電荷の保持という効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。また、この電荷蓄積窒化膜２９は、例えば、従来周知のＣＶＤ法等によって形成される。
次に、電荷蓄積窒化膜２９の上側表面に、シリコン酸化膜を材料として上部酸化膜３１を形成する。この上部酸化膜３１は、上部酸化膜３１の下側に存在する電荷蓄積窒化膜２９と、上部酸化膜３１の下側に形成される第１及び第２フローティングゲートとの緩衝膜として応力差の緩和、及びＯＮＯ膜２５の膜厚の調整という目的で形成される。そして、これらの目的を達成するために、上部酸化膜３１は、最低でも４０Å程度の膜厚で形成するのが好ましい。なお、この４０Åの値は、緩衝膜としての応力差の緩和、及びＯＮＯ膜２５の膜厚の調整という効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。また、この上部酸化膜３１は、例えば、従来周知のＣＶＤ法等によって形成される。
そして、これら下部酸化膜２７、電荷蓄積窒化膜２９、及び上部酸化膜３１を含めて、ＯＮＯ膜２５が構成されている。
次に、第４工程では、ＯＮＯ膜２５の上側表面に、フローティングゲート材料層３３を形成して図１（Ｄ）に示すような構造体を得る。
このフローティングゲート材料層３３は、例えば、ＣＶＤ法等の従来周知の技術を用いて、ＯＮＯ膜２５の上側表面にポリシリコンを堆積することによって形成される。ここで、ＯＮＯ膜２５及びフローティングゲート材料層３３からなる積層体を積層体３５と称するとともに図中に示す。
次に、第５工程では、積層体３５の表面から上側基板面１１ａが露出するまで、積層体３５に対する部分エッチングを行う。そして、複数の素子間分離領域１７の配列方向に、互いに離間して延在するストライプ状の、第１及び第２残存領域４７ａ及び４７ｂを、チャネル領域上に、第１及び第２残存領域４７ａ及び４７ｂのそれぞれの一方の側面を、チャネル領域２３の、上側基板面１１ａでの第１及び第２主電極領域２１ａ及び２１ｂとの境界上にそれぞれ位置させて、形成する。これにより、ＯＮＯ膜２５から、第１及び第２残存領域４７ａ及び４７ｂ中に第１及び第２ＯＮＯ膜３７ａ及び３７ｂをそれぞれ残存形成するとともに、フローティングゲート材料層３３から、第１及び第２残存領域４７ａ及び４７ｂ中に第１及び第２フローティングゲート３９ａ及び３９ｂをそれぞれ残存形成して図２（Ａ）に示すような構造体を得る。尚、図２（Ａ）は、図６のII−II線における端面図である。
ここで、積層体３５の部分的な除去は、従来周知のホトリソエッチングを用いて行われる。この第５工程において、除去されずに残存したＯＮＯ膜２５の部分は、互いに離間した２つの第１及び第２ＯＮＯ膜３７ａ及び３７ｂとなる。また、同じく除去されずに残存したフローティングゲート材料層３３の部分は、互いに離間した２つの第１及び第２フローティングゲート３９ａ及び３９ｂとなる。ここで、除去されずに残存したＯＮＯ膜２５の部分、すなわち第１及び第２ＯＮＯ膜３７ａ及び３７ｂを構成する下部酸化膜２７の部分、電荷蓄積窒化膜２９の部分、及び上部酸化膜３１の部分を、以下、第１及び第２下部酸化膜４１ａ及び４１ｂ、第１及び第２電荷蓄積窒化膜４３ａ及び４３ｂ、及び第１及び第２上部酸化膜４５ａ及び４５ｂと称するとともに図に示す。また、第１及び第２ＯＮＯ膜３７ａ及び３７ｂと第１及び第２フローティングゲート３９ａ及び３９ｂとからなる積層体を、第１及び第２残存領域４７ａ及び４７ｂと称する。
ここで、離間して形成された第１及び第２残存領域４７ａ及び４７ｂ間の領域では、チャネル領域２３の上側表面が露出している。このチャネル領域２３の上側表面が露出した領域は、後の工程で、コントロールゲートによって埋め込まれる。そして、このチャネル領域２３の露出面において、コントロールゲートに印加した電圧から、チャネル領域２３にバイアスがかかる。このように、コントロールゲートの電圧によって、チャネル領域２３にバイアスをかけるために、この第５工程では、最小でも、第１及び第２残存領域４７ａ及び４７ｂ間の離間距離、すなわち露出したチャネル領域２３のチャネル長が、１５００Åとなるように、積層体３５を除去するのが好ましい。なお、この１５００Åの値は、コントロールゲートの電圧によって、チャネル領域２３にバイアスをかけるという効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。
また、この第５工程によって形成される第１及び第２フローティングゲート３９ａ及び３９ｂは、後の工程で、コントロールゲートによって、上側及び両側側面を覆われる。そして、コントロールゲートに印加された電圧によって、第１及び第２フローティングゲート３９ａ及び３９ｂに電圧がかかる。この第１及び第２フローティングゲート３９ａ及び３９ｂの電圧によって、第１及び第２ＯＮＯ膜３７ａ及び３７ｂ中の第１及び第２電荷蓄積窒化膜４３ａ及び４３ｂに電子が注入される。このように、第１及び第２フローティングゲート３９ａ及び３９ｂの電圧によって、第１及び第２電荷蓄積窒化膜４３ａ及び４３ｂに電子を注入するために、この第５工程では、第１及び第２フローティングゲート３９ａ及び３９ｂが１００〜１０００Åの層厚となるように、積層体３５を除去するのが好ましい。なお、この１００〜１０００Åの値は、第１及び第２フローティングゲート３９ａ及び３９ｂの電圧によって、第１及び第２電荷蓄積窒化膜４３ａ及び４３ｂに電子を注入するという効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。
次に、第６工程では、第１及び第２残存領域４７ａ及び４７ｂを含む半導体基板１１の上側全面に、均一な膜厚で層間絶縁膜を４９を形成して図２（Ｂ）に示すような構造体を得る。
この層間絶縁膜を４９は、酸化膜を、熱酸化またはＣＶＤ等の周知の技術を用いて形成される。そして、例えば、第１及び第２残存領域４７ａ及び４７ｂを、これらの間の離間距離が１５００Åとなるように形成した場合、好ましくは、層間絶縁膜４９を１０〜１００Åの膜厚で形成するのがよい。この場合には、例えば、層間絶縁膜４９が最大の膜厚、すなわち１００Åの膜厚で形成されたとしても、第１及び第２残存領域４７ａ及び４７ｂ間の離間距離が、層間絶縁膜４９の膜厚に対して１５倍に設定されているため、層間絶縁膜４９は、第１及び第２残存領域４７ａ及び４７ｂ間を埋め込むことなく均一な膜厚で形成される。
次に、第７工程では、第１及び第２残存領域４７ａ及び４７ｂ間を埋め込むとともに、層間絶縁膜４９の上側全面を覆うようにコントロールゲート５１を形成して図２（Ｃ）に示すような構造体を得る。
このコントロールゲート５１は、例えば、ＣＶＤ法等の従来周知の技術を用いて、層間絶縁膜４９の上側表面にポリシリコンを堆積することによって形成される。また、第１及び第２残存領域４７ａ及び４７ｂ間を埋め込むように、コントロールゲート５１を形成するために、コントロールゲート５１は、第１及び第２残存領域４７ａ及び４７ｂの層厚よりも厚い層厚で形成する。従って、例えば、第１及び第２フローティングゲート３９ａ及び３９ｂを１００Å、第１及び第２ＯＮＯ膜３７ａ及び３７ｂを８０Åの膜厚でそれぞれ形成した場合は、最小でも１２００Å程度の層厚でコントロールゲート５１を形成するのが好ましい。なお、この１２００Åの値は、コントロールゲート５１が第１及び第２残存領域４７ａ及び４７ｂ間を埋め込むことができる範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。
次に、第８工程では、素子間分離領域１７の上側領域、及びこの素子間分離領域１７の延長領域の上側に存在するコントロールゲート５１、層間絶縁膜４９、第１及び第２フローティングゲート３９ａ及び３９ｂ、及び第１及び第２ＯＮＯ膜３７ａ及び３７ｂを除去して図７に示すような構造体を得る。
これらコントロールゲート５１、層間絶縁膜４１、第１及び第２フローティングゲート３９ａ及び３９ｂ、及び第１及び第２ＯＮＯ膜３７ａ及び３７ｂの除去は、従来周知のホトリソエッチング技術を用いて行うのが好ましい。尚、この第８工程によって得られた構造体のI−I線、またはII−II線に相当する面における切り口は、図２（Ｃ）と同様となるので省略する。
この第１の実施の形態によって製造された半導体装置を用いて、書き込み込み動作を行う場合は、まずコントロールゲート５１と、第１及び第２主電極領域２１ａ及び２１ｂの一方とに電圧を印加する。そして、コントロールゲート５１の電圧によって、コントロールゲート５１に覆われている第１及び第２フローティングゲート３９ａ及び３９ｂの電位が上昇する。このとき、第１及び第２主電極領域２１ａ及び２１ｂのうち、電圧が印加されていない他方から電圧が印加された一方、すなわちソースからドレインへ移動する電子は、第１及び第２フローティングゲート３９ａ及び３９ｂの電位によって引きつけられる。これによって、ソースからドレインへ移動する電子の一部が、第１及び第２フローティングゲート３９ａ及び３９ｂの下側に形成された第１及び第２電荷蓄積窒化膜４３ａ及び４３ｂのうち、ソース側に位置する一方に注入され、書き込みが完了する。ここで、他方の第１及び第２電荷蓄積窒化膜４３ａ及び４３ｂに書き込みを行う場合には、第１及び第２主電極領域２１ａ及び２１ｂに対するバイアスを逆にする、すなわちソースとドレインとが逆となるように電圧を印加すればよい。
第１の実施の形態による半導体装置は、チャネル領域２３の上側に２つの離間したフローティングゲート、すなわち第１及び第２フローティングゲート３９ａ及び３９ｂを具えている。そして、これら第１及び第２フローティングゲート３９ａ及び３９ｂ間を埋め込むとともに、層間絶縁膜４９を介して第１及び第２フローティングゲート３９ａ及び３９ｂを覆うコントロールゲート５１を具えている。
従って、第１の実施の形態による半導体装置では、第１及び第２フローティングゲート３９ａ及び３９ｂとコントロールゲート５１とは、層間絶縁膜４９を介して、第１及び第２フローティングゲート３９ａ及び３９ｂの、それぞれの上側表面、及び両側側面の３面で対向している。従って、フローティングゲート及びコントロールゲート５１が、１つの面のみで対向する、特許文献１に開示の半導体装置と比して、フローティングゲート及びコントロールゲート５１の対向面の面積を大きくすることができる。
また、第１の実施の形態による半導体装置は、メモリ機能体である第１及び第２電荷蓄積窒化膜４３ａ及び４３ｂを含む第１及び第２ＯＮＯ膜３７ａ及び３７ｂを、第１及び第２フローティングゲート３９ａ及び３９ｂの下部のみに設けている。そのため、第１の実施の形態による半導体装置は、第１及び第２フローティングゲート３９ａ及び３９ｂとコントロールゲート５１との間に、層間絶縁膜４９のみが存在している。従って、フローティングゲート及びコントロールゲート間に、３つの膜からなるＯＮＯ膜が存在する、特許文献１に開示の半導体装置と比して、フローティングゲート及びコントロールゲート間に存在する絶縁膜の膜厚を、薄くすることができる。
このように、第１の実施の形態による半導体装置は、第１及び第２フローティングゲート３９ａ及び３９ｂとコントロールゲート５１との対向面の面積の拡大、及び第１及び第２フローティングゲート３９ａ及び３９ｂとコントロールゲート５１との間に存在する絶縁膜の膜厚の薄膜化を同時に達成できる。そのため、特許文献１に開示の半導体装置と比して、第１及び第２フローティングゲート３９ａ及び３９ｂに印加される電圧を大きくすることができる。従って、書き込み動作時において、メモリ機能体である第１及び第２電荷蓄積窒化膜４３ａ及び４３ｂに電子が注入されやすく、書き込み不良、書き込み動作の信頼性低下等の問題が生じる恐れを低減できる。
また、第１の実施の形態による半導体装置は、第１及び第２フローティングゲート３９ａ及び３９ｂに印加される電圧によって、書き込み動作、すなわち第１及び第２電荷蓄積窒化膜４３ａ及び４３ｂへの電子の注入を行う。そのため、フローティングゲートを介さずに、コントロールゲートの電圧によって、直接書き込み動作を行う特許文献２−１に開示の半導体装置とは異なり、書き込みの力を制御できるため、意図しないセルへ書き込みを行ってしまう恐れはない。
また、第１の実施の形態による半導体装置では、メモリ機能体である第１及び第２電荷蓄積窒化膜４３ａ及び４３ｂを含む第１及び第２ＯＮＯ膜３７ａ及び３７ｂが、第１及び第２フローティングゲート３９ａ及び３９ｂの下部にのみ設けられており、更に、これら第１及び第２フローティングゲート３９ａ及び３９ｂと第１及び第２ＯＮＯ膜３７ａ及び３７ｂとは、層間絶縁膜４９に覆われている。従って、コントロールゲート５１と第１及び第２ＯＮＯ膜３７ａ及び３７ｂとが直接接触する箇所は存在しない。そのため、第１及び第２電荷蓄積窒化膜４３ａ及び４３ｂからの読み出し動作を行う際に発生するコントロールゲート５１からの電界は、直接第１及び第２電荷蓄積窒化膜４３ａ及び４３ｂに及ぶことはなく、第１及び第２フローティングゲート３９ａ及び３９ｂと層間絶縁膜４９とによって緩和される。従って、特許文献２−１に開示の半導体装置のように、読み出し動作を繰り返し行った場合に、保持している電荷が抜けるのを防止することができる。
また、第１の実施の形態による半導体装置では、チャネル領域２３の第１及び第２フローティングゲート３９ａ及び３９ｂ間の領域の上側表面と、第１及び第２フローティングゲート３９ａ及び３９ｂ間を埋め込んで形成されたコントロールゲート５１とが、層間絶縁膜４９を介して接している。そのため、第１の実施の形態による半導体装置は、コントロールゲート５１に印加した電圧によって、チャネル領域２３にバイアスがかかりやすい。従って、コントロールゲート５１と基板のチャネル領域２３との間に、絶縁膜、フローティングゲート、及びＯＮＯ膜が存在する、特許文献２−２に開示の半導体装置と比して、チャネル領域２３にバイアスを大きくかけることができるため、半導体装置の駆動能力が低下することはない。
〈第２の実施の形態〉
第２の実施の形態では、上述の第１の実施の形態で説明した製造方法とは、他の製造方法を用いて、チャネル領域の上側に互いに離間して設けられた第１及び第２フローティングゲートと、これら第１及び第２フローティングゲートを覆うように形成されたコントロールゲートとを具えた半導体装置の製造方法について説明する。この製造方法は、第１工程から第１０工程までを含んでいる。以下、第１工程から順に各工程につき説明する。
ここで、この第２の実施の形態による半導体装置の製造方法が第１の実施の形態による半導体装置の製造方法と構成上相違するのは、第１及び第２フローティングゲートを形成するに際して、ゲート形成犠牲膜を用いる点である。その他の構成要素及び作用効果は、同様であるので、共通する構成要素については、同一の符号を付し、それらの重複する説明を省略する。
また、この第２の実施の形態において用いる半導体基板、及びこの半導体基板に第１導電型の不純物を導入する工程である第１工程は、上述の第１の実施の形態において用いる半導体基板１１、及び第１工程と同様である。従って、これらについては、共通である図を参照し、その説明を省略する。同じく、この第２の実施の形態における第８工程〜第１０工程は、第１の実施の形態における第６工程〜第８工程と同様である。従って、これら第８工程〜第１０工程についても、共通である図を参照し、その説明を省略する。
図３（Ａ）及び（Ｂ）は、図１（Ａ）に続く工程図であって、それぞれ、各製造段階で得られた構造体の断面の切り口を示す端面図である。図４（Ａ）〜（Ｄ）は、図３（Ｂ）に続く工程図であって、それぞれ、各製造段階で得られた構造体の断面の切り口を示す端面図である。そして、これらの切り口は、図５のI−I線における断面の切り口に相当する面である。
まず、上述の第１の実施の形態における第１工程と同様の、第１工程を行う（図１（Ａ）参照）。
次に、第２工程では、半導体基板１１の上側基全面にＯＮＯ膜２５を形成して図３（Ａ）に示すような構造体を得る。ここで、第１工程において、半導体基板１１の上側表面に、不純物の導入の際のダメージを緩和するためのダメージ防止膜が形成されている場合は、ＯＮＯ膜２５を形成する前に、ダメージ防止膜の除去を行う。このダメージ防止膜は、周知のエッチングバック、ＣＭＰ法、その他の技術から設計に応じた好適な方法を用いて除去するのが良い。
このＯＮＯ膜２５は、第１の実施例と同様に、下部酸化膜２７、電荷蓄積窒化膜２９、及び上部酸化膜３１を、この順に重ねて設けることによって形成される。
そのために、まず、半導体基板１１の上側表面に、シリコン酸化膜を材料として下部酸化膜２７を形成する。この下部酸化膜２７は、緩衝膜として半導体基板１１と、下部酸化膜２７の上側表面に形成される電荷蓄積窒化膜２９との応力差の緩和、及びＯＮＯ膜２５の膜厚の調整という目的で形成される。そして、これらの目的を達成するために、下部酸化膜２７は、最低でも１０Å程度の膜厚で形成するのが好ましい。なお、この１０Åの値は、緩衝膜としての応力差の緩和、及びＯＮＯ膜２５の膜厚の調整という効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。また、この下部酸化膜２７は、例えば、従来周知の熱酸化、ＣＶＤ法等によって形成される。
次に、下部酸化膜２７の上側表面に、シリコン窒化膜を材料として電荷蓄積窒化膜２９を形成する。この電荷蓄積窒化膜２９は、後の工程において、チャネル領域の両端部の上側表面に存在する部分を残存させて、他の部分が除去される。そして、残存したチャネル領域の両端部の上側表面に存在する部分は、第１及び第２電荷蓄積窒化膜となる。この第１及び第２電荷蓄積窒化膜は、この実施の形態によって製造される半導体装置において、メモリ機能体として作用し、書き込み動作によって導入された電子を蓄積し、電荷を保持する。そして、第１及び第２電荷蓄積窒化膜がこれらの目的を達成するために、電荷蓄積窒化膜２９は、１０〜１００Åの膜厚で形成するのが好ましい。なお、この１０〜１００Åの値は、電子の蓄積、及び電荷の保持という効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。また、この電荷蓄積窒化膜２９は、例えば、従来周知のＣＶＤ法等によって形成される。
次に、電荷蓄積窒化膜２９の上側表面に、シリコン酸化膜を材料として上部酸化膜３１を形成する。この上部酸化膜３１は、上部酸化膜３１の下側に存在する電荷蓄積窒化膜２９と、上部酸化膜３１の下側に形成される第１及び第２フローティングゲートとの緩衝膜として応力差の緩和、及びＯＮＯ膜２５の膜厚の調整という目的で形成される。そして、これらの目的を達成するために、上部酸化膜３１は、最低でも１０Å程度の膜厚で形成するのが好ましい。なお、この１０Åの値は、緩衝膜としての応力差の緩和、及びＯＮＯ膜２５の膜厚の調整という効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。また、この上部酸化膜３１は、例えば、従来周知のＣＶＤ法等によって形成される。
そして、これら下部酸化膜２７、電荷蓄積窒化膜２９、及び上部酸化膜３１を含めて、ＯＮＯ膜２５が構成されている。
次に、第３工程では、ＯＮＯ膜２５の上側全面であって、第１及び第２フローティングゲートを形成する予定領域の間にゲート形成犠牲膜５３を形成して図３（Ｂ）に示すような構造体を得る。
このゲート形成犠牲膜５３は、後の工程によって形成される、第１及び第２フローティングゲートの層厚、及び第１及び第２フローティングゲート間の離間距離を設定する目的で形成される。すなわち、続く第４工程において、このゲート形成犠牲膜５３を含む半導体基板１１の上側表面を覆うようにフローティングゲート材料層が形成される。そして、第５工程において、このフローティングゲート材料層が除去されることによって、第１及び第２フローティングゲートが形成される際に、ゲート形成犠牲膜５３は、エッチングストッパとして用いられる。そのため、この第３工程において形成されるゲート形成犠牲膜５３の膜厚が、第１及び第２フローティングゲートの層厚となる。従って、例えば１０００Åの層厚で第１及び第２フローティングゲートを形成する場合には、ゲート形成犠牲膜５３を１０００Åの膜厚で形成する。
また、このゲート形成犠牲膜５３は、第１及び第２フローティングゲートが形成された後に、除去される。そのため、この第３工程において形成されるゲート形成犠牲膜５３の長さが、第１及び第２フローティングゲート間の離間距離となる。そして、ゲート形成犠牲膜５３が除去された後に、このゲート形成犠牲膜５３の下部に存在するＯＮＯ膜２５は、半導体基板１１の上側表面が露出するまで除去される。このとき、露出した半導体基板１１の領域には、チャネル領域が形成されている。従って、ゲート形成犠牲膜５３の長さは、露出したチャネル領域のチャネル長となる。
ここで、既に第１の実施の形態において説明したように、製造される半導体装置は、このチャネル領域の露出面において、後の工程で形成されるコントロールゲートの電圧によって、チャネル領域にバイアスがかけられる。このように、コントロールゲートの電圧によって、チャネル領域にバイアスをかけるために、露出したチャネル領域のチャネル長は、最小でも１５００Åとなるのが好ましい。そのために、この第３工程において形成されるゲート形成犠牲膜５３は、最小でも１５００Åの長さで形成するのが好ましい。なお、この１５００Åの値は、コントロールゲートの電圧によって、チャネル領域にバイアスをかけるという効果を達成し得る範囲内の値であるが、このような効果が得られるならば、この値の近傍の値であってもよく、何らこの数値に限定されるものではない。
ここで、ゲート形成犠牲膜５３は、周知ＣＶＤ法等を用いて、ＯＮＯ膜２５の上側表面に、例えば窒化膜等を堆積し、しかる後、周知のホトリソエッチング技術を用いてパターニングされることによって、形成される。
次に、第４工程では、ゲート形成犠牲膜５３を含むＯＮＯ膜の上側全面を覆うように、フローティングゲート材料層３３を形成して図４（Ａ）に示すような構造体を得る。
このフローティングゲート材料層３３は、例えば、ＣＶＤ法等の従来周知の技術を用いて、ＯＮＯ膜２５の上側表面にポリシリコンを堆積することによって形成される。
次に、第５工程では、フローティングゲート材料層３３を部分的に除去する。そして、除去されずに残存したフローティングゲート材料層３３の部分から、ゲート形成犠牲膜５３の両側側部に第１及び第２フローティングゲート３９ａ及び３９ｂを残存形成して図４（Ｂ）に示すような構造体を得る。
フローティングゲート材料層３３の除去は、従来周知の方法で行われる。例えば、フローティングゲート材料層３３が均一な層厚で形成されている場合には、垂直方向に異方性のドライエッチング用いて、ゲート形成犠牲膜５３の上側表面が露出するまで、フローティングゲート材料層３３を除去する。フローティングゲート材料層３３が均一な層厚で形成されている場合、ゲート形成犠牲膜５３の上側に存在するフローティングゲート材料層３３の部分と、ゲート形成犠牲膜５３の周辺領域を除く、ＯＮＯ膜２５の上側領域に存在するフローティングゲート材料層３３の部分とは、層厚が等しい。そのため、ゲート形成犠牲膜５３の上側表面が露出するまで、フローティングゲート材料層３３を除去することによって、ゲート形成犠牲膜５３の周辺領域に存在するフローティングゲート材料層３３の部分を残存させて、その他のＯＮＯ膜２５の上側領域に存在するフローティングゲート材料層３３の部分もＯＮＯ膜２５の上側表面が露出するまで除去できる。そして、ゲート形成犠牲膜５３の周辺領域に存在するフローティングゲート材料層３３の部分は、ゲート形成犠牲膜５３を両側側面から挟み込むように、サイドウォール状に残存形成される。
また、他の方法として、まずゲート形成犠牲膜５３をエッチングストッパとして、例えば周知のドライエッチング、その他の技術を用いて、ゲート形成犠牲膜５３の上側表面が露出するまで、フローティングゲート材料層３３を除去する。しかる後、従来周知のホトリソエッチング技術を用いて、フローティングゲート材料層３３の、ＯＮＯ膜２５上であってゲート形成犠牲膜５３の周辺部分が残存するように、他の部分を除去する。このとき、ＯＮＯ膜２５がエッチングストッパとして用いられ、ＯＮＯ膜２５の上側表面が露出するまで、フローティングゲート材料層３３は、除去される。
また、除去されずに残存したフローティングゲート材料層３３の部分、すなわち第１及び第２フローティングゲート３９ａ及び３９ｂと、ゲート形成犠牲膜５３とは、続く第６工程において、素子領域１３に第２導電型の不純物を導入する際に、マスクとして用いられる。このとき、第１及び第２フローティングゲート３９ａ及び３９ｂと、ゲート形成犠牲膜５３とによって、第２導電型の不純物が導入されない領域、すなわち第１及び第２フローティングゲート３９ａ及び３９ｂと、ゲート形成犠牲膜５３との下側の領域は、チャネル領域となる。従って、残存させるフローティングゲート材料層３３の、ＯＮＯ膜２５の上側であってゲート形成犠牲膜５３の周辺部分の長さは、形成するチャネル領域のチャネル長に応じて、任意好適に設定される。
次に、第６工程では、ゲート形成犠牲膜５３と、第１及び第２フローティングゲート３９ａ及び３９ｂとをマスクとして、第１導電型不純物領域１５に、第１導電型と逆の導電型を有する第２導電型の不純物を導入する。これによって、第１及び第２主電極領域２１ａ及び２１ｂを形成するとともに、ゲート形成犠牲膜５３と第１及び第２フローティングゲート３９ａ及び３９ｂとの下部であって、第１及び第２主電極領域２１ａ及び２１ｂ間にチャネル領域２３とを形成して図４（Ｃ）に示すような構造体を得る。この場合、チャネル領域２３は、第１導電型不純物領域１５中の、第２導電型不純物の非導入領域として残存した領域で形成される。
この第６工程では、トランジスタのチャネル領域２３と、ソース領域及びドレイン領域としての２つの離間した第１及び第２主電極領域２１ａ及び２１ｂとを形成する。
そのために、第１導電型不純物領域１５に、第１導電型と逆の導電型を有する第２導電型の不純物を導入する。このとき、チャネル領域２３となる予定領域は、上側表面にゲート形成犠牲膜５３と第１及び第２フローティングゲート３９ａ及び３９ｂとが形成されているため、第２導電型の不純物が導入されない非導入領域となる。従って、これらゲート形成犠牲膜５３と第１及び第２フローティングゲート３９ａ及び３９ｂとの下側の第１導電型不純物領域１５は、第２導電型の不純物が導入されずに、第１導電型不純物領域１５として残存する。この残存した第１導電型不純物領域１５がチャネル領域２３となる。一方、このチャネル領域２３を挟むように、第２導電型の不純物が導入された第１導電型不純物領域１５は、第１及び第２主電極領域２１ａ及び２１ｂとなる。
また、このとき、第２導電型の不純物は、マスクとして用いられる第１及び第２フローティングゲート３９ａ及び３９ｂにも導入される。これにより、第１及び第２フローティングゲート３９ａ及び３９ｂを第２導電型にするので、導電性を高める効果を得ることができる。
この工程における、第２導電型の不純物の導入は、Ｓ／Ｄインプランテーション等の従来周知の方法で行われる。また、上述した第１及び第２主電極領域２１ａ及び２１ｂは、その一方をソース領域とし、他方をドレイン領域として利用することができる。
また、この第６工程において導入する第２導電型の不純物は、ｐ型のトランジスタを形成する場合には、ｐ型の不純物、例えば、Ｇａ（ガリウム）、Ｉｎ（インジウム）等、また、ｎ型のトランジスタを形成する場合には、ｎ型の不純物、例えば、Ａｓ（砒素）、Ｐ（リン）等の中から設計に応じた好適な不純物を選べばよい。
次に、第７工程では、ゲート形成犠牲膜５３と、第１及び第２フローティングゲート３９ａ及び３９ｂの下部を除く部分のＯＮＯ膜２５とを、半導体基板１１の上側基板面１１ａが露出するまで除去して図４（Ｄ）に示すような構造体を得る。このとき、除去されずに残存した、第１及び第２フローティングゲート３９ａ及び３９ｂの下部のＯＮＯ膜２５は、第１及び第２ＯＮＯ膜３７ａ及び３７ｂとなる。
この第７工程では、まず、ゲート形成犠牲膜５３のみを選択的に除去する。ここで、ゲート形成犠牲膜５３の材料として例えば窒化膜を用いた場合は、周知のウェットエッチングによってゲート形成犠牲膜５３の除去を行う。この場合は、窒化膜のみを選択的に除去することができるエッチャントとして、Ｈ３ＰＯ４（熱燐酸）を用いるのが好ましい。そして、Ｈ３ＰＯ４をエッチャントとしたウェットエッチングを用いることよって、ゲート形成犠牲膜５３の両側周辺部に存在する第１及び第２フローティングゲート３９ａ及び３９ｂと、ＯＮＯ膜２５の上側表面、すなわち上部酸化膜３１とを除去することなく、ゲート形成犠牲膜５３を除去することができる。
次に、第１及び第２フローティングゲート３９ａ及び３９ｂの下部を除く部分のＯＮＯ膜２５を、半導体基板１１の上側表面が露出するまで除去する。ＯＮＯ膜２５の除去は、周知のドライエッチングを用いて行う。このドライエッチングでは、好ましくは、Ａｒ、Ｃ４Ｈ８、及びＯ２の混合ガス、またはＨｅ、Ｃ５Ｆ８、及びＯ２の混合ガスをエッチャントとするのが良い。これらのエッチャントは、第１及び第２フローティングゲート３９ａ及び３９ｂを除去することなく、ＯＮＯ膜２５のみを選択的に除去することができる。そして、この第７工程では、第１及び第２フローティングゲート３９ａ及び３９ｂをマスクとし、ＯＮＯ膜２５に対して、Ａｒ（アルゴン）、Ｃ４Ｈ８（八フッ化シクロブタン）、及びＯ２（酸素）の混合ガス、またはＨｅ（ヘリウム）、Ｃ５Ｆ８（八フッ化シクロペンテン）、及びＯ２（酸素）の混合ガスを用いた、垂直方向の異方性ドライエッチングを行う。これによって、ＯＮＯ膜２５は、マスクである第１及び第２フローティングゲート３９ａ及び３９ｂの下側の部分のみを残存させて、除去される。このとき、除去されずに残存した、２つの第１及び第２フローティングゲート３９ａ及び３９ｂの下部のＯＮＯ膜２５は、第１及び第２ＯＮＯ膜３７ａ及び３７ｂとなる。
ここで、除去されずに残存したＯＮＯ膜２５、すなわち第１及び第２ＯＮＯ膜３７ａ及び３７ｂを構成する下部酸化膜２７、電荷蓄積窒化膜２９、及び上部酸化膜３１を、以下、第１及び第２下部酸化膜４１ａ及び４１ｂ、第１及び第２電荷蓄積窒化膜４３ａ及び４３ｂ、及び第１及び第２上部酸化膜４５ａ及び４５ｂと称するとともに図に示す。また、第１及び第２ＯＮＯ膜３７ａ及び３７ｂと第１及び第２フローティングゲート３９ａ及び３９ｂとからなる積層体を、第１及び第２残存領域４７ａ及び４７ｂとも称する。
次に、第７工程に続く工程として、上述の第１の実施の形態における第６工程〜第８工程と同様の、第８工程〜第１０工程を行う（図２（Ｂ）、（Ｃ）、及び図７参照）。
この第２の実施の形態による半導体装置の製造方法は、第３工程において、ＯＮＯ膜２５の上側表面であって、第１及び第２フローティングゲート３９ａ及び３９ｂを形成する予定領域の間にゲート形成犠牲膜５３を形成する。そして、このゲート形成犠牲膜５３を覆うように形成したフローティングゲート材料層３３を除去することによって、第１及び第２フローティングゲート３９ａ及び３９ｂを形成する。その後、ゲート形成犠牲膜５３は、選択的に除去される。
このように、第２の実施の形態による半導体装置の製造方法では、ゲート形成犠牲膜５３を形成した領域が、第１及び第２フローティングゲート３９ａ及び３９ｂ間の離間領域となる。従って、形成する第１及び第２フローティングゲート３９ａ及び３９ｂゲートのゲート長と、第１及び第２フローティングゲート３９ａ及び３９ｂ間の離間距離とに応じて、ゲート形成犠牲膜５３を形成することで、正確にゲート長及び離間距離が設定された第１及び第２フローティングゲート３９ａ及び３９ｂを形成することができる。そのため、フローティングゲート材料層３３を除去する際にゲート長及び離間距離の設定を行う、第１の実施の形態による半導体装置の製造方法と比して、設計に応じた精度の高い第１及び第２フローティングゲート３９ａ及び３９ｂを形成することができる。従って、チップサイズの微細化に伴い、素子の微細化を図るに当たっても、設計に応じてゲート形成犠牲膜５３のサイズを設定することで、正確にゲート長及び離間距離が設定された第１及び第２フローティングゲート３９ａ及び３９ｂを形成することができる。
また、第２の実施の形態による半導体装置の製造方法は、第６工程において、ゲート形成犠牲膜５３及び第１及び第２フローティングゲート３９ａ及び３９ｂをマスクとして用い、第１及び第２主電極領域２１ａ及び２１ｂ、及びチャネル領域２３を形成するための第２導電型不純物の導入を行う。
従って、第１の実施の形態による半導体装置の製造方法のように、チャネル領域２３を形成する予定領域上にマスク１９を形成する必要がない。そのため、第１の実施の形態による半導体装置の製造方法と比して、製造のスループットの向上、及び製造コストの低減という効果を得ることができる。
また、ゲート形成犠牲膜５３及び第１及び第２フローティングゲート３９ａ及び３９ｂをマスクとして用い、第２導電型不純物の導入を行うため、第２導電型不純物が導入されないゲート形成犠牲膜５３及び第１及び第２フローティングゲート３９ａ及び３９ｂの下部領域が、チャネル領域２３となる。従って、チャネル領域２３を形成した後に、第１及び第２フローティングゲート３９ａ及び３９ｂを形成する第１の実施の形態による半導体装置の製造方法と比して、第１及び第２フローティングゲート３９ａ及び３９ｂを、正確にチャネル領域２３の両側端部に位置決めして形成することができる。
（Ａ）は、この発明の第１の実施の形態及び第２の実施の形態を説明する工程図である。（Ｂ）〜（Ｄ）は、この発明の第１の実施の形態を説明する工程図であり、図１（Ａ）に続く工程図である。 （Ａ）は、この発明の第１の実施の形態を説明する工程図であり、図１（Ｄ）に続く工程図である。（Ｂ）及び（Ｃ）は、この発明の第１の実施の形態及び第２の実施の形態を説明する工程図であり、図２（Ａ）または、第２の実施の形態における図４（Ｄ）に続く工程図である。（Ａ）は、図６のII-II線における端面図である。 （Ａ）及び（Ｂ）は、この発明の第２の実施の形態を説明する工程図であり、図１（Ａ）に続く工程図である。 （Ａ）〜（Ｄ）は、この発明の第２の実施の形態を説明する工程図であり、図３（Ｂ）に続く工程図である。 この発明の第１の実施の形態及び第２の実施の形態で用いる半導体基板を説明する斜視図である。 この発明の第１の実施の形態における第５工程によって得られた構造体を説明する斜視図である。 （Ｃ）は、この発明の第１の実施の形態における第８工程、及び第２の実施の形態における第１０工程によって得られた構造体を説明する斜視図である。 従来技術による半導体装置を説明する図である。 従来技術による半導体装置を説明する図である。
符号の説明
１１：半導体基板
１１ａ：上側基板面
１３：素子領域
１５：第１導電型不純物領域
１７：素子間分離領域
１９：マスク
２１：主電極領域
２１ａ、２１ｂ：第１及び第２主電極領域
２３：チャネル領域
２５：ＯＮＯ膜
２７：下部酸化膜
２９：電荷蓄積窒化膜
３１：上部酸化膜
３３：フローティングゲート材料層
３５：積層体
３７ａ、３７ｂ：第１及び第２ＯＮＯ膜
３９ａ、３９ｂ：第１及び第２フローティングゲート
４１ａ、４１ｂ：第１及び第２下部酸化膜
４３ａ、４３ｂ：第１及び第２電荷蓄積窒化膜
４５ａ、４５ｂ：第１及び第２上部酸化膜
４７ａ、４７ｂ：第１及び第２残存領域
４９：層間絶縁膜
５１：コントロールゲート
５３：ゲート形成犠牲膜
１１１：チャネル領域
１１３：主電極領域
１１３ａ：第１主電極領域
１１３ｂ：第２主電極領域
１１５：基板
１１７：ゲート酸化膜
１１９：コントロールゲート
１２１：シリコン窒化膜
１２３：フローティングゲート
１２３ａ：フーティングゲート
１２３ｂ：フーティングゲート
１２５：下部シリコン酸化膜
１２７：上部シリコン酸化膜
１２９：ＯＮＯ膜
２１１：基板
２１３：チャネル領域
２１４：第１主電極領域及び第２主電極領域
２１５：ゲート酸化膜
２１６：フローティングゲート中央部
２１７：ＯＮＯ膜
２１９：下部シリコン酸化膜
２２１：シリコン窒化膜
２２３：上部シリコン酸化膜
２２５：フローティングゲート側部
２２７：フローティングゲート
２２９：シリコン酸化膜
２３１：コントロールゲート

Claims (3)

  1. 半導体基板と、
    該半導体基板の素子領域に作り込まれたチャネル領域と、
    前記素子領域の前記チャネル領域を挟んで作り込まれた第１及び第２主電極領域と、
    前記チャネル領域の上側表面に互いに離間して設けられた、下部酸化膜、該下部酸化膜の上側表面に設けられた電荷蓄積窒化膜、及び該電荷蓄積窒化膜の上側表面に設けられた上部酸化膜を含む第１及び第２ＯＮＯ膜であって、それぞれの一方の側面を、前記チャネル領域の、上側基板面での前記第１及び第２主電極領域との境界上にそれぞれ位置させて設けられた当該第１及び第２ＯＮＯ膜と、
    該第１及び第２ＯＮＯ膜の上側表面に、それぞれ設けられた第１及び第２フローティングゲートと、
    前記第１及び第２ＯＮＯ膜と、前記第１及び第２フローティングゲートとを含む前記素子領域の上側を、均一な膜厚で覆うように形成された層間絶縁膜と、
    前記第１及び第２ＯＮＯ膜間と、前記第１及び第２フローティングゲート間とを埋め込むとともに、前記層間絶縁膜の上側表面を覆うように設けられたコントロールゲートと
    を具えることを特徴とする半導体装置。
  2. 半導体基板のチップ領域内の上側基板面に、一定間隔で配列して設けられた複数の素子間分離領域から露出している素子領域に、第１導電型の不純物を導入することによって、第１導電型不純物領域を形成する第１工程と、
    該第１導電型不純物領域の上側表面の、チャネル領域を形成する予定領域上に、マスクを形成し、しかる後、前記第１導電型不純物領域に、第１導電型と逆の導電型を有する第２導電型不純物を導入することによって、第１及び第２主電極領域と、前記マスクの下部であって、前記第１及び第２主電極領域間にチャネル領域とを形成する第２工程と、
    前記マスクを除去した後、前記半導体基板の上側全面に下部酸化膜、電荷蓄積窒化膜、及び上部酸化膜を、この順に重ねて形成することによって、前記下部酸化膜、前記電荷蓄積窒化膜、及び前記上部酸化膜を含むＯＮＯ膜を形成する第３工程と、
    該ＯＮＯ膜の上側全面に、フローティングゲート材料層を形成して、前記ＯＮＯ膜及び前記フローティングゲート材料層からなる積層体を形成する第４工程と、
    該積層体の表面から前記上側基板面が露出するまで、該積層体に対する部分エッチングを行って、複数の前記素子間分離領域の配列方向に、互いに離間して延在するストライプ状の、第１及び第２残存領域を、前記チャネル領域上に、該第１及び第２残存領域のそれぞれの一方の側面を、前記チャネル領域の、前記上側基板面での前記第１及び第２主電極領域との境界上にそれぞれ位置させて、形成することにより、前記ＯＮＯ膜から、前記第１及び第２残存領域中に第１及び第２ＯＮＯ膜をそれぞれ残存形成するとともに、前記フローティングゲート材料層から、前記第１及び第２残存領域中に第１及び第２フローティングゲートをそれぞれ残存形成する第５工程と、
    前記第１及び第２残存領域を含む前記半導体基板の上側全面に、均一な膜厚で層間絶縁膜を形成する第６工程と、
    前記第１及び第２残存領域間を埋め込むとともに、前記層間絶縁膜の上側全面を覆うようにコントロールゲートを形成する第７工程と、
    前記素子間分離領域の上側領域、及び該素子間分離領域の延長領域の上側に存在する前記コントロールゲート、前記層間絶縁膜、前記第１及び第２フローティングゲート、及び前記第１及び第２ＯＮＯ膜を除去する第８工程と
    を含むことを特徴とする半導体装置の製造方法。
  3. 半導体基板のチップ領域内の上側基板面に、一定間隔で配列して設けられた複数の素子間分離領域から露出している素子領域に、第１導電型の不純物を導入することによって、第１導電型不純物領域を形成する第１工程と、
    前記半導体基板の上側全面に下部酸化膜、電荷蓄積窒化膜、及び上部酸化膜を、この順に形成することによって、前記下部酸化膜、前記電荷蓄積窒化膜、及び前記上部酸化膜を含むＯＮＯ膜を形成する第２工程と、
    該ＯＮＯ膜の上側表面であって、第１及び第２フローティングゲートを形成する予定領域の間にゲート形成犠牲膜を形成する第３工程と、
    該ゲート形成犠牲膜を含む前記ＯＮＯ膜の上側表面を覆うように、フローティングゲート材料層を形成する第４工程と、
    該フローティングゲート材料層を除去することによって、前記ゲート形成犠牲膜の両側側部に第１及び第２フローティングゲートを残存形成する第５工程と、
    前記ゲート形成犠牲膜と、前記第１及び第２フローティングゲートとをマスクとして、前記第１導電型不純物領域に、第１導電型と逆の導電型を有する第２導電型の不純物を導入することによって、第１及び第２主電極領域を形成するとともに、前記ゲート形成犠牲膜と前記第１及び第２フローティングゲートとの下部であって、前記第１及び第２主電極領域間にチャネル領域を形成する第６工程と、
    前記ゲート形成犠牲膜と、前記第１及び第２フローティングゲートの下部を除く部分の前記ＯＮＯ膜とを、前記半導体基板の上側基板面が露出するまで除去するとともに、除去されずに残存した、前記第１及び第２フローティングゲートの下部の前記ＯＮＯ膜から第１及び第２ＯＮＯ膜を形成することにより、前記第１及び第２フローティングゲートと前記第１及び第２ＯＮＯ膜とからなる第１及び第２残存領域を形成する第７工程と、
    前記第１及び第２残存領域を含む前記半導体基板の上側全面に、均一な膜厚で層間絶縁膜を形成する第８工程と、
    前記第１及び第２残存領域間を埋め込むとともに、前記層間絶縁膜の上側全面を覆うようにコントロールゲートを形成する第９工程と、
    前記素子間分離領域の上側領域、及び該素子間分離領域の延長領域の上側に存在する前記コントロールゲート、前記層間絶縁膜、前記第１及び第２フローティングゲート、及び前記第１及び第２ＯＮＯ膜を除去する第１０工程と
    を含むことを特徴とする半導体装置の製造方法。
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