CN109659307B - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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Abstract

本发明涉及半导体装置以及半导体装置的制造方法。通过抑制隔离物的侧面的蚀刻来抑制存储器单元中的数据劣化。半导体装置具备存储器单元，所述存储器单元包含：浮栅，经由第一绝缘膜设置在半导体基板上，在一端侧具有尖锐部；隔离物，设置在浮栅上；第二绝缘膜，设置在浮栅与隔离物之间，并且覆盖隔离物的一端侧的侧面；以及控制栅，经由第三绝缘膜与浮栅的一端侧的侧面相接，并且经由第二绝缘膜和第三绝缘膜与隔离物的一端侧的侧面相接。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
作为电可擦除可编程只读存储器（EEPROM：Electrically Programmable Read-Only Memory），已知有分裂栅型的半导体存储器。
例如，在专利文献1中，记载了半导体装置的制造方法，所述制造方法包含：在半导体层上经由栅极绝缘膜形成浮栅用的导电体层的工序、在导电体层上形成由第一氧化硅膜构成的第一隔离物和与该第一隔离物邻接且由蚀刻速率比第一氧化硅膜低的第二氧化硅膜构成的第二隔离物的工序、使第一和第二隔离物为掩模来有选择地除去导电体层的工序、除去第一隔离物而使导电体层的一部分露出的工序、以及以与经由通道绝缘膜露出的导电体层的一部分相对的方式形成控制栅的工序。
现有技术文献
专利文献
专利文献1：日本特开2008-251825号公报。
发明要解决的课题
关于分裂栅型的存储器单元，为了将作为字线发挥作用的控制栅相对于浮栅自调整地形成而使用由绝缘体构成的隔离物。隔离物被层叠在浮栅上，也用于浮栅的图案化。分裂栅型的存储器单元的制造工序例如包含以下的工序。
经由栅极绝缘膜在半导体基板上形成构成浮栅的多晶硅膜。接着，在多晶硅膜的表面形成氮化膜。接着，在氮化膜的、浮栅和隔离物的形成预定位置形成开口部，在开口部露出多晶硅膜。接着，对多晶硅膜的露出部分的表面进行蚀刻。由此，在多晶硅膜的表面形成了凹部。接着，形成构成隔离物的SiO2等绝缘膜，以使覆盖氮化膜的开口部的侧面和多晶硅膜的露出部分。之后，通过对该绝缘膜进行回蚀刻来形成隔离物。在将源极和源极布线相对于隔离物自调整形成之后，利用蚀刻除去氮化膜。之后，将隔离物作为掩模来对多晶硅膜进行蚀刻，由此，进行多晶硅膜的图案化。由此，形成了浮栅。通过在之前的工序中在多晶硅膜形成了凹部，从而在浮栅的端部形成了尖锐部。接着，形成将浮栅和隔离物的露出部分覆盖的通道绝缘膜。接着，在通道绝缘膜的表面形成构成控制栅的多晶硅膜。之后，通过进行该多晶硅膜的图案化来形成了控制栅。
在上述的存储器单元中，浮栅和控制栅被通道绝缘膜绝缘。在向上述的存储器单元写入数据“0”的情况下，向浮栅注入电子来在浮栅中蓄积电子。另一方面，在将写入到上述的存储器单元中的数据“0”改写为数据“1”的情况下，将在浮栅中蓄积的电子向控制栅抽出。浮栅具有尖锐部，由此，在尖锐部发生电场集中，因此，能够以比较低的电压进行向数据“1”的改写。再有，将在浮栅中蓄积电子的状态作为数据“1”而将未在浮栅中蓄积电子的状态作为数据“0”也可。
在上述的半导体存储器的制造工序中，起因于由于用于除去氮化膜的蚀刻而蚀刻了隔离物的侧面，存在在通道绝缘膜的、将浮栅的尖锐部覆盖的部分膜厚变小或者膜质劣化的可能性。由此，存在在浮栅中蓄积的电子向控制栅泄漏的可能性。该情况意味着在存储器单元中存储的数据改写。
发明内容
本发明是鉴于上述的方面而完成的，其目的在于通过抑制隔离物的侧面的蚀刻来抑制存储器单元中的数据劣化。
用于解决课题的方案
本发明的半导体装置具备存储器单元，所述存储器单元包含：浮栅，经由第一绝缘膜设置在半导体基板上，在一端侧具有顶端尖的尖锐部；隔离物，设置在所述浮栅上；第二绝缘膜，设置在所述浮栅与所述隔离物之间，并且覆盖所述隔离物的所述一端侧的侧面；以及控制栅，经由第三绝缘膜与所述浮栅的所述一端侧的侧面相接，并且经由所述第二绝缘膜和所述第三绝缘膜与所述隔离物的所述一端侧的侧面相接。
本发明的半导体装置的制造方法包含：在半导体基板的表面经由第一绝缘膜形成栅极构件的工序；在所述栅极构件的表面形成具有使所述栅极构件部分露出的开口部的掩模构件的工序；将第二绝缘膜形成于所述开口部的侧面和在所述开口部露出的所述栅极构件的表面的工序；在所述开口部的内侧形成分别经由所述第二绝缘膜与所述开口部的侧面和所述栅极构件的表面相接的隔离物的工序；利用蚀刻除去所述掩模构件的工序；以及将所述隔离物和所述第二绝缘膜作为掩模来对所述栅极构件进行蚀刻而形成浮栅的工序，所述第二绝缘膜的、针对在所述掩模构件的蚀刻中使用的蚀刻剂的耐性比所述隔离物高。
发明效果
根据本发明，抑制隔离物的侧面的蚀刻，由此，能够抑制存储器单元中的数据劣化。
附图说明
图1是示出本发明的实施方式的半导体装置的结构的一个例子的剖面图。
图2是本发明的实施方式的尖锐部的附近区域A的扩大图。
图3A是示出本发明的实施方式的半导体装置的制造方法的一个例子的剖面图。
图3B是示出本发明的实施方式的半导体装置的制造方法的一个例子的剖面图。
图3C是示出本发明的实施方式的半导体装置的制造方法的一个例子的剖面图。
图3D是示出本发明的实施方式的半导体装置的制造方法的一个例子的剖面图。
图3E是示出本发明的实施方式的半导体装置的制造方法的一个例子的剖面图。
图3F是示出本发明的实施方式的半导体装置的制造方法的一个例子的剖面图。
图3G是示出本发明的实施方式的半导体装置的制造方法的一个例子的剖面图。
图3H是示出本发明的实施方式的半导体装置的制造方法的一个例子的剖面图。
图3I是示出本发明的实施方式的半导体装置的制造方法的一个例子的剖面图。
图3J是示出本发明的实施方式的半导体装置的制造方法的一个例子的剖面图。
图3K是示出本发明的实施方式的半导体装置的制造方法的一个例子的剖面图。
图3L是示出本发明的实施方式的半导体装置的制造方法的一个例子的剖面图。
图3M是示出本发明的实施方式的半导体装置的制造方法的一个例子的剖面图。
图3N是示出本发明的实施方式的半导体装置的制造方法的一个例子的剖面图。
图3O是示出本发明的实施方式的半导体装置的制造方法的一个例子的剖面图。
图3P是示出本发明的实施方式的半导体装置的制造方法的一个例子的剖面图。
图3Q是示出本发明的实施方式的半导体装置的制造方法的一个例子的剖面图。
图4A是示出比较例的存储器单元的制造工序的一个例子的部分的剖面图。
图4B是示出比较例的存储器单元的制造工序的一个例子的部分的剖面图。
图4C是示出比较例的存储器单元的制造工序的一个例子的部分的剖面图。
图4D是示出比较例的存储器单元的制造工序的一个例子的部分的剖面图。
图5是示出本发明的另一实施方式的半导体装置的结构的一个例子的剖面图。
图6A是示出本发明的另一实施方式的半导体装置的制造方法的一个例子的剖面图。
图6B是示出本发明的另一实施方式的半导体装置的制造方法的一个例子的剖面图。
图6C是示出本发明的另一实施方式的半导体装置的制造方法的一个例子的剖面图。
图6D是示出本发明的另一实施方式的半导体装置的制造方法的一个例子的剖面图。
图6E是示出本发明的另一实施方式的半导体装置的制造方法的一个例子的剖面图。
图6F是示出本发明的另一实施方式的半导体装置的制造方法的一个例子的剖面图。
图6G是示出本发明的另一实施方式的半导体装置的制造方法的一个例子的剖面图。
图6H是示出本发明的另一实施方式的半导体装置的制造方法的一个例子的剖面图。
图7A是示出比较例的存储器单元的制造工序的一个例子的部分的剖面图。
图7B是示出比较例的存储器单元的制造工序的一个例子的部分的剖面图。
图8是示出比较例的存储器单元的结构的剖面图。
图9A是示出比较例的存储器单元的制造工序的一个例子的部分的剖面图。
图9B是示出比较例的存储器单元的制造工序的一个例子的部分的剖面图。
图9C是示出比较例的存储器单元的制造工序的一个例子的部分的剖面图。
图9D是示出比较例的存储器单元的制造工序的一个例子的部分的平面图。
图10A是示出本发明的另一实施方式的存储器单元的制造工序的一个例子的部分的剖面图。
图10B是示出本发明的另一实施方式的存储器单元的制造工序的一个例子的部分的剖面图。
图10C是示出本发明的另一实施方式的存储器单元的制造工序的一个例子的部分的剖面图。
图10D是示出本发明的另一实施方式的存储器单元的制造工序的一个例子的部分的平面图。
具体实施方式
以下，参照附图并说明本发明的实施方式的一个例子。再有，在各附图中对同一或等效的结构要素和部分标注同一参照附图标记，并适当省略重复的说明。
[第一实施方式]
图1是示出本发明的第一实施方式的半导体装置1的结构的一个例子的剖面图。半导体装置1具备多个存储器单元阵列，所述存储器单元阵列是：使共有源极扩散层30和源极布线31的、2个分裂栅（split-gate）型的存储器单元100以将源极扩散层30和源极布线31夹持在中间的方式对称配置后的存储器单元阵列。
各存储器单元100具备：在包含例如单晶硅构成的半导体基板10的表层部中以彼此分离的方式设置的源极扩散层30和漏极扩散层40、以及半导体基板10的表面的、在源极扩散层30与漏极扩散层40之间的区域设置的浮栅（floating gate）50和控制栅（controlgate）60。
在浮栅50与半导体基板10之间设置有栅极绝缘膜11。浮栅50例如包含多晶硅而构成，在漏极扩散层40侧的端部具有顶端尖的尖锐部51。尖锐部51的顶端在深度方向上形成了不依赖于构成浮栅50的多晶硅的晶粒（颗粒（grain））的边。
在浮栅50的上表面经由保护（protect）氧化膜14设置有隔离物（spacer）15。为了将控制栅60相对于浮栅50自调整地形成而使用隔离物15。此外，隔离物15也用作对浮栅50进行图案化时的掩模。保护氧化膜14被设置在浮栅50与隔离物15之间，并且，覆盖了隔离物15的、漏极扩散层40侧的侧面。隔离物15例如由NSG膜（None-doped Silicate Glass，无掺杂硅酸盐玻璃）等绝缘体（SiO2）构成。
保护氧化膜14为包含SiO2的氧化硅膜，其膜厚为例如5nm左右。保护氧化膜14的膜质比隔离物15致密（高密度），针对用于对后述的氮化膜13（参照图3A）进行蚀刻的蚀刻剂（etchant）的耐性比隔离物15高。保护氧化膜14覆盖隔离物15的侧面，由此，在用于除去氮化膜13的蚀刻处理中，抑制隔离物15的侧面的蚀刻。为了向保护氧化膜14提供高的致密性，优选在保护氧化膜14的成膜后进行热处理。此外，为了将保护氧化膜14的整体致密化，保护氧化膜14的膜厚优选为10nm以下。
在本实施方式中，隔离物15的漏极扩散层40侧的侧面（以下，仅称为隔离物15的侧面）具有倒锥形形状，相对于半导体基板10的主面向漏极扩散层40侧倾斜。因此，浮栅50的尖锐部51相对于隔离物15的侧面向漏极扩散层40侧突出。此外，在本实施方式的存储器单元100中，保护氧化膜14的、覆盖隔离物15的侧面的部分的表面和浮栅50的漏极扩散层40侧的侧面（以下，仅称为浮栅50的侧面）彼此在不同的平面内延伸。
控制栅60包含多晶硅而构成，经由通道（tunnel）绝缘膜17与浮栅50的侧面相接，并且，经由通道绝缘膜17和保护氧化膜14与隔离物15的侧面相接。即，隔离物15的侧面被由保护氧化膜14和通道绝缘膜17构成的2层的绝缘膜覆盖。此外，控制栅60经由通道绝缘膜17与半导体基板10的表面相接。控制栅60的漏极扩散层40侧的侧面被由NSG等绝缘体构成的侧壁（sidewall）61覆盖。
在此，图2是在图1中由虚线包围的尖锐部51的附近区域A的扩大图。如图2所示那样，尖锐部51的、从隔离物15的侧面突出的顶端部分（尖锐部51的倾斜面）被由保护氧化膜14和通道绝缘膜17构成的2层的绝缘膜覆盖。即，尖锐部51的顶端部分经由保护氧化膜14和通道绝缘膜17与控制栅60相接。
如图1所示那样，将源极扩散层30和漏极扩散层40以夹持浮栅50和控制栅60的方式彼此分离地设置在半导体基板10的表层部。例如由多晶硅构成的源极布线31被连接于源极扩散层30。源极布线31经由绝缘膜16与浮栅50和隔离物15的源极扩散层30侧的侧面相接。漏极扩散层40包含以下部分而构成：包含比较低浓度的导电性杂质的低浓度扩散层41a、以及在低浓度扩散层41a的内侧设置的、包含比较高浓度的导电性杂质的高浓度扩散层41b。在源极布线31、控制栅60和高浓度扩散层41b的表面分别设置有硅化物（silicide）层70。
在向具有上述的结构的存储器单元100写入例如数据“0”的情况下，使半导体基板10的电压为例如0V，向控制栅60和源极布线31分别施加规定的电压。由此，在控制栅60和浮栅50的正下的沟道区域中流动电流，经由栅极绝缘膜11向浮栅50注入电子。所注入的电子被蓄积在浮栅50中。由于向浮栅50的电子的注入，存储器单元100的阈值电压变高。另一方面，在将写入到存储器单元100中的数据“0”改写为数据“1”的情况下（在擦除数据的情况下），使漏极扩散层40和源极扩散层30的电压为例如0V，向控制栅60施加规定的电压。由此，在通道绝缘膜17中流动电极隧穿注入电流（ Fowler-Nordheim Tunneling Current），在浮栅50中蓄积的电子被抽出到控制栅60。由此，与在浮栅50中蓄积电子的情况相比较，存储器单元100的阈值电压变低。浮栅50具有尖锐部51，由此，在尖锐部51发生电场集中，因此，能够以比较低的电压进行向数据“1”的改写（数据擦除）。再有，将在浮栅50中蓄积电子的状态作为数据“1”而将未在浮栅中蓄积电子的状态作为数据“0”也可。
在以下，参照图3A~图3Q并对半导体装置1的制造方法进行说明。首先，例如，在由p型的硅构成的半导体基板10的表面利用热氧化法形成由SiO2等绝缘体构成的厚度约8nm左右的栅极绝缘膜11。接着，利用例如CVD（chemical vapor deposition，化学气相沉积）法在栅极绝缘膜11的表面形成厚度约80nm左右的多晶硅膜12。多晶硅膜12构成存储器单元的浮栅50。接着，利用例如CVD法在多晶硅膜12的表面形成厚度约300nm左右的氮化膜（氮化硅膜Si3N4膜）13。接着，使用光刻技术和蚀刻技术，在氮化膜13的、浮栅50和源极扩散层30的形成预定位置形成开口部13a，在开口部13a露出多晶硅膜12（图3A）。
接着，将氮化膜13作为掩模来将多晶硅膜12的表面蚀刻约20nm左右，在多晶硅膜12的表面形成凹部12a。作为形成凹部12a的蚀刻而使用各向同性蚀刻。由此，在氮化膜13的下方形成凹部12a的端部。在凹部12a的端部形成的倾斜面与浮栅50的尖锐部51的倾斜面对应（图3B）。
接着，使用例如LP-CVD法（减压CVD法），在氮化膜13的表面、开口部13a的侧面和多晶硅膜12的凹部12a的表面形成厚度约5nm左右的由SiO2等绝缘体构成的保护氧化膜14。保护氧化膜14优选为膜质良好的HTO膜（High Temperature Oxide膜，高温氧化膜）（图3C）。
在此，对在多晶硅膜12的凹部12a的表面利用热氧化形成了氧化膜的情况进行考虑。在该情况下，氧化膜根据多晶硅膜12的颗粒（晶粒）生长，之后形成的浮栅50的尖锐部51的顶端形状成为包含与多晶硅膜12的颗粒对应的凹凸的形状。其结果是，存在来自浮栅50的电子的抽出变得不稳定的可能性。在本实施方式的制造方法中，利用CVD形成保护氧化膜14，由此，浮栅50的尖锐部51的顶端形状并不依赖于多晶硅膜12的颗粒，能够抑制在尖锐部51的顶端产生凹凸的情况。由此，来自浮栅50的电子的抽出稳定，存储器单元的写入/擦除特性提高。
在保护氧化膜14的成膜后，实施RTA（Rapid Thermal Anneal，热退火）处理，由此，使保护氧化膜14致密化（固化）。通过使保护氧化膜14致密化，从而针对在氮化膜13的蚀刻中使用的蚀刻剂的、保护氧化膜14的蚀刻耐性提高。再有，从CVD氧化膜的表面进行利用RTA处理的CVD氧化膜的致密化。在本实施方式中，以5nm这样的薄膜形成保护氧化膜14，因此，能够将保护氧化膜14的厚度方向的整体致密化，能够提高保护氧化膜14的整体的蚀刻耐性。再有，为了抑制多晶硅膜12的氧化、维持尖锐部51的顶端形状并且提高与氮化膜13的选择比，优选在氩环境下实施在本工序中实施的RTA处理。
接着，利用例如CVD法，将保形（conformal）的NSG膜（SiO2）形成于在氮化膜13的上表面、开口部13a的侧面和多晶硅膜12的凹部12a的表面形成的保护氧化膜14的表面。接着，利用各向异性干法蚀刻（dry etching）对该NSG膜进行回蚀刻（etch back）处理，由此，形成隔离物15。隔离物15经由保护氧化膜14与氮化膜13的开口部13a的侧面和多晶硅膜12的上表面相接，并且，在多晶硅膜12的凹部12a的中央露出多晶硅膜12（图3D）。
接着，利用将隔离物15用作掩模的干法蚀刻来对多晶硅膜12和栅极绝缘膜11进行蚀刻而使半导体基板10露出。即，利用该蚀刻处理进行多晶硅膜12的图案化（图3E）。
接着，在利用例如CVD法形成了将氮化膜13、隔离物15、多晶硅膜12、栅极绝缘膜11和半导体基板10的露出部分覆盖的、NSG之后，利用各向异性蚀刻对NSG进行回蚀刻，由此，形成绝缘膜16。绝缘膜16使半导体基板10露出并覆盖隔离物15、多晶硅膜12和栅极绝缘膜11的侧面（图3F）。
接着，利用例如离子注入法将n型的源极扩散层30形成于在隔离物15和绝缘膜16的开口部露出的半导体基板10的表面。在该离子注入处理中，隔离物15和绝缘膜16被用作掩模，向半导体基板10注入磷等5价的元素（图3G）。
接着，利用例如CVD法以填满隔离物15和绝缘膜16的开口部的方式形成多晶硅膜。接着，通过对该多晶硅膜进行回蚀刻处理，从而形成源极布线31。进行回蚀刻处理，以使源极布线31的高度位置比氮化膜13的上表面、隔离物15的顶部的高度位置低。源极布线31被电连接于源极扩散层30，另一方面，通过绝缘膜16与多晶硅膜12绝缘（图3H）。
接着，利用例如热氧化法在源极布线31的表面形成由SiO2等绝缘体构成的厚度约10nm左右的保护膜32。接着，利用使用了例如150℃的磷酸（H3PO4）的蚀刻，除去氮化膜13。由此，保护氧化膜14的将隔离物15的侧面覆盖的部分和多晶硅膜12的表面露出（图3I）。
在本蚀刻工序中，源极布线31的表面被由热氧化膜构成的保护膜32保护，隔离物15的侧面和多晶硅膜12的凹部12a的端部（尖锐部51的倾斜面）被保护氧化膜14保护。特别地，保护氧化膜14由利用RTA处理致密化后的CVD氧化膜构成，因此，针对磷酸的蚀刻速率低，难以发生横向和纵向的蚀刻。因此，抑制隔离物15的侧面的蚀刻，维持隔离物15的形状。由此，能够防止在多晶硅膜12的倾斜面（尖锐部51）的附近形成伴随着隔离物15的蚀刻的凹状空间（参照图4B的凹状空间200）。
在此，例如，在对膜厚为100nm以上的CVD氧化膜进行RTA处理的情况下，致密化的部分仅为CVD氧化膜的表面，CVD氧化膜的内部不会被致密化。因此，例如，即使代替使用保护氧化膜14而利用热处理对隔离物15的表面进行致密化，也不会得到在使用保护氧化膜14的情况下得到的隔离物15的侧面的蚀刻抑制效果。
接着，利用将隔离物15和保护氧化膜14用作掩模的干法蚀刻进行多晶硅膜12的图案化。由此，形成了以将源极布线31夹持在中间的方式彼此分离的一对浮栅50。接着，除去半导体基板10上的栅极绝缘膜11（图3J）。通过在之前的工序中在多晶硅膜12形成了凹部12a，从而在浮栅50的端部形成了尖锐部51。尖锐部51的顶端在深度方向上形成了不依赖于多晶硅膜12的颗粒（晶粒）的边。
接着，利用例如CVD法形成由SiO2等绝缘体构成的厚度约10nm左右的通道绝缘膜17（图3K），所述通道绝缘膜17覆盖半导体基板10的表面、浮栅50的侧面、保护氧化膜14的表面、绝缘膜16和保护膜32的露出部分。浮栅50的尖锐部51的、从隔离物15的侧面突出的顶端部分（尖锐部51的倾斜面）被由保护氧化膜14和通道绝缘膜17构成的2层的绝缘膜覆盖。由此，能够抑制从浮栅50向控制栅60的电子的泄漏。
接着，利用例如CVD法形成将通道绝缘膜17的表面覆盖的、厚度约200nm左右的多晶硅膜18（图3L）。多晶硅膜18通过通道绝缘膜17与浮栅50和半导体基板10绝缘。多晶硅膜18构成控制栅60。接着，利用例如CVD法形成将多晶硅膜18覆盖的、由SiO2等绝缘体构成的厚度约8nm左右的绝缘膜19。接着，利用例如CVD法形成将绝缘膜19覆盖的、厚度约100nm左右的多晶硅膜20（图3L）。绝缘膜19构成晶体管（未图示）的栅极绝缘膜，所述晶体管构成在半导体基板10上与存储器单元100一起形成的周边电路。多晶硅膜20构成晶体管的栅极，所述晶体管构成周边电路。
接着，利用光刻技术和蚀刻技术进行多晶硅膜20的图案化，形成周边电路的栅极电极。此时，在存储器单元100的形成区域中，在多晶硅膜18上形成的多晶硅膜20被除去。接着，利用各向异性干法蚀刻除去绝缘膜19并利用使多晶硅膜18后退的回蚀刻处理进行多晶硅膜18的图案化。由此，形成了控制栅60（图3M）。控制栅60经由通道绝缘膜17与浮栅50相接，经由通道绝缘膜17和保护氧化膜14与隔离物15相接。
接着，利用例如离子注入法在半导体基板10的表面形成n型的低浓度扩散层41a。在该离子注入工序中，控制栅60被用作掩模，向半导体基板10注入磷等5价的元素。离子注入量为例如1×1013/cm2（图3N）。
接着，利用例如CVD法形成将存储器单元100整体覆盖的绝缘膜21（图3O）。绝缘膜21构成控制栅60的侧壁61。绝缘膜21例如也可以由将厚度10nm左右的NSG膜和厚度90nm左右的SiN膜层叠后的层叠膜构成。此外，绝缘膜21也可以为由单一的材料构成的单层膜。
接着，利用通过例如各向异性干法蚀刻使绝缘膜21后退的、回蚀刻处理形成侧壁61。侧壁61与控制栅60的侧面相接且覆盖低浓度扩散层41a的端部。接着，利用例如离子注入法在低浓度扩散层41a内形成n型的高浓度扩散层41b。在该离子注入工序中，控制栅60和侧壁61被用作掩模，向低浓度扩散层41a的表面注入磷等5价的元素。离子注入量为例如1×1015/cm2（图3P）。利用低浓度扩散层41a和高浓度扩散层41b构成漏极扩散层40。
接着，在除去将源极布线31的上表面覆盖的保护膜32之后，利用例如溅射法形成将存储器单元100整体覆盖的厚度约10nm左右的钴膜（cobalt film）。接着，实施约550℃左右的RTA处理。由于该热处理，钴与硅进行反应，在控制栅60、栅极布线31和高浓度扩散层41b的表面分别形成了硅化物层70。之后，利用使用了硫酸过氧化氢和氨过氧化氢等的洗净，除去了在绝缘膜16和侧壁61上堆积的未反应的钴（图3Q）。像这样，将自调整地形成的硅化物层称为自对准多晶硅化物（salicide）。通过形成硅化物层70，从而能够使控制栅60、源极布线31和高浓度扩散层41b的电阻变小。再有，代替钴而使用钼、钨、钛、镍等也可。
在上述的工序之后，利用NSG膜等包覆半导体基板10表面，形成与控制栅60、源极布线31、漏极扩散层40连接的布线，由此，形成了分裂栅型的非易失性存储器的存储器单元100。
图4A~图4D分别是示出比较例的存储器单元100X的制造工序的一个例子的部分的剖面图。比较例的存储器单元100X不具备本实施方式的存储器单元100所具备的保护氧化膜14。即，如图4A所示那样，隔离物15与构成浮栅的多晶硅膜12和氮化膜13直接相接。因此，如图4B所示那样，由于用于除去氮化膜13的蚀刻，隔离物15的侧面被蚀刻而后退。隔离物15的由蚀刻造成的后退不仅在横向上也在纵向上产生，因此，在形成浮栅50的尖锐部51的、多晶硅膜12的倾斜面的附近产生凹状空间200。
凹状空间200极其小，因此，如图4C所示那样，通道绝缘膜17的向凹状空间200的内部填充不充分，通道绝缘膜17在凹状空间200的形成位置膜厚变薄或者膜质劣化。由此，如图4D所示那样，在浮栅50中蓄积的电子向控制栅60泄漏，存在在存储器单元100X中存储的数据改写的可能性。例如，即使为了抑制隔离物15的蚀刻而利用热处理尝试隔离物15的致密化，利用热处理致密化也限于隔离物15的表层部分。即，难以致密化到尖锐部51所存在的隔离物15的底部。因此，根据隔离物15的侧面不被保护氧化膜14覆盖的比较例的存储器单元100X，难以抑制凹状空间200的形成。
另一方面，根据本发明的实施方式的半导体装置1和其制造方法，利用通过施加热处理而将整体致密化后的保护氧化膜14覆盖隔离物15的侧面。由此，在用于除去氮化膜13的蚀刻中，隔离物15的侧面的后退被抑制，能够防止在浮栅50的尖锐部51的附近产生凹状空间。此外，整体被致密化后的保护氧化膜14针对用于除去氮化膜13的蚀刻剂的耐性高，即使在进行了氮化膜13的蚀刻的情况下，也维持成膜时的膜厚。因此，在进行了氮化膜13的蚀刻的情况下，能够抑制将浮栅50的尖锐部51覆盖的绝缘膜的膜厚变薄或膜质劣化。由此，能够防止在浮栅50中蓄积的电子向控制栅60的泄漏，抑制了在存储器单元100中存储的数据改写的问题的产生。
[第二实施方式]
图5是示出本发明的第二实施方式的半导体装置1A的结构的一个例子的剖面图。构成半导体装置1A的各存储器单元100A的、隔离物15的侧面与半导体基板10的主面大致垂直且保护氧化膜14的、将隔离物15的侧面覆盖的部分的表面和浮栅50的侧面在同一平面内延伸的方面与第一实施方式的半导体装置1不同。
在以下，参照图6A~图6H并对半导体装置1A的制造方法进行说明。在半导体基板10的表面经由栅极绝缘膜11形成构成浮栅50的、多晶硅膜12。接着，在多晶硅膜12的表面形成具有开口部13a的氮化膜13。开口部13a的侧面形成为与半导体基板10的主面垂直。接着，将氮化膜13作为掩模来将多晶硅膜12的表面蚀刻约20nm左右，在多晶硅膜12的表面形成凹部12a。作为形成凹部12a的蚀刻而使用溅射分量高的各向异性蚀刻。由此，在凹部12a的外缘形成了倾斜面。凹部12a被形成于氮化膜13的开口部13a所对应的区域，在凹部的外缘形成的倾斜面与浮栅50的尖锐部51的倾斜面对应（图6A）。
接着，使用例如LP-CVD法，在氮化膜13的表面、开口部13a的侧面和多晶硅膜12的凹部12a的表面形成厚度约5nm左右的由SiO2等绝缘体构成的保护氧化膜14（图6B）。之后，通过实施RTA处理，从而使保护氧化膜14致密化（固化）。
接着，进行隔离物15的形成、多晶硅膜12的蚀刻、绝缘膜16的形成、源极扩散层30的形成、源极布线31的形成、保护膜32的形成（图6C）。
接着，利用使用了例如150℃的磷酸（H3PO4）的蚀刻，除去氮化膜13。由此，保护氧化膜14的将隔离物15的侧面覆盖的部分和多晶硅膜12的表面露出（图6D）。在本蚀刻工序中，源极布线31的表面被由热氧化膜构成的保护膜32保护，隔离物15的侧面和多晶硅膜12的凹部12a的端部（尖锐部51的倾斜面）被保护氧化膜14保护。特别地，保护氧化膜14由利用RTA处理致密化后的CVD氧化膜构成，因此，针对磷酸的蚀刻速率低，难以发生横向和纵向的蚀刻。因此，抑制针对隔离物15的侧面的蚀刻，维持隔离物15的形状。由此，能够防止在多晶硅膜12的倾斜面（尖锐部51）的附近形成伴随着隔离物15的蚀刻的凹状空间（参照图4B的凹状空间200）的情况。
接着，利用将隔离物15和保护氧化膜14用作掩模的干法蚀刻进行多晶硅膜12的图案化。由此，形成了以将源极布线31夹持在中间的方式彼此分离的一对浮栅50。接着，除去半导体基板10上的栅极绝缘膜11（图6E）。通过在之前的工序中在多晶硅膜12形成了凹部12a，从而在浮栅50的端部形成了尖锐部51。
在将具有与半导体基板10的主面垂直的侧面的、隔离物15和覆盖该侧面的保护氧化膜14用作掩模来对多晶硅膜12进行蚀刻的情况下，浮栅50的、利用蚀刻露出的端面（侧面）为与保护氧化膜14的表面形状对应的形状。因此，不会在尖锐部51的顶端产生凹凸，来自浮栅50的电子的抽出稳定，存储器单元100A的写入/擦除特性稳定。
接着，利用例如CVD法形成由SiO2等绝缘体构成的厚度约10nm左右的通道绝缘膜17（图6F），所述通道绝缘膜17覆盖半导体基板10的表面、浮栅50的侧面、保护氧化膜14的表面、绝缘膜16和保护膜32的露出部分。
接着，利用例如CVD法进行构成控制栅60的多晶硅膜的形成和图案化，由此，形成控制栅60（图6G）。控制栅60经由通道绝缘膜17与浮栅50相接，经由通道绝缘膜17和保护氧化膜14与隔离物15相接。
接着，进行低浓度扩散层41a的形成、侧壁61的形成、高浓度扩散层41b的形成、硅化物层70的形成（图6H）。
在上述的工序之后，利用NSG膜等包覆半导体基板10表面，形成与控制栅60、源极布线31、漏极扩散层40连接的布线，由此，形成了分裂栅型的非易失性存储器的存储器单元100A。
图7A和图7B分别是示出比较例的存储器单元100Y的制造工序的一个例子的部分的剖面图。比较例的存储器单元100Y不具备本实施方式的存储器单元100A所具备的保护氧化膜14。
如图7A所示那样，隔离物15的侧面具有朝向上方变宽的锥形形状，相对于半导体基板10的主面倾斜。如图7B所示那样，当将侧面倾斜的隔离物15作为掩模来对构成浮栅50的多晶硅膜12进行蚀刻时，起因于隔离物15的顶部与多晶硅膜12分离，在通过蚀刻露出的浮栅50的端面S1产生凹凸，在尖锐部51的端部的形状产生偏差。其结果是，来自浮栅50的电子的抽出变得不稳定，存储器单元100Y的写入/擦除特性变得不稳定。
为了解决上述的问题，考虑了如图8所示那样使隔离物15的侧面与半导体基板10的主面垂直并且使隔离物15与多晶硅膜12紧贴的方法。在此，图9A~图9C是示出图8所示的比较例的存储器单元100Z的制造工序的一个例子的部分的剖面图。图9D是从图9C所示的箭头方向注视存储器单元100Z的平面图。
根据比较例的存储器单元100Z，如图9A和图9B所示那样，在除去氮化膜13的工序中，隔离物15的侧面被蚀刻而后退。由此，在多晶硅膜12的倾斜面上残留隔离物15的下摆15a。隔离物15的下摆15a的形状难以控制，如图9C、图9D所示那样，当将带着下摆15a的隔离物15作为掩模来进行多晶硅膜12的图案化时，形成的浮栅50的端面S1为与隔离物15的下摆15a对应的凹凸形状。由此，尖锐部51的顶端的形状也为与下摆15a对应的凹凸形状，因此，来自浮栅50的电子的抽出变得不稳定。
图10A~图10C是示出本发明的第二实施方式的存储器单元100A的制造工序的一个例子的部分的剖面图，与图9A~图9C对应。图10D是从图10C所示的箭头方向注视存储器单元100的平面图，与图9D对应。
根据本实施方式的存储器单元100A的制造方法，如图10A所示那样，隔离物15的侧面与半导体基板10的主面大致垂直且被保护氧化膜14覆盖。通过施加热处理而将整体致密化后的保护氧化膜14针对用于除去氮化膜13的蚀刻剂的耐性高，如图10B所示那样，即使在进行了氮化膜13的蚀刻的情况下，也维持成膜时的膜厚。在将具有与半导体基板10的主面垂直的侧面的、隔离物15和覆盖该侧面的保护氧化膜14作为掩模来对多晶硅膜12进行蚀刻的情况下，如图10C和图10D所示那样，浮栅50的、利用蚀刻露出的端面S1根据保护氧化膜14的表面形状而为平坦。因此，不会在尖锐部51的顶端产生凹凸，来自浮栅50的电子的抽出稳定，存储器单元100A的写入/擦除特性稳定。
再有，栅极绝缘膜11为本发明中的第一绝缘膜的一个例子。保护氧化膜14为本发明中的第二绝缘膜的一个例子。通道绝缘膜17为本发明中的第三绝缘膜的一个例子。绝缘膜16为本发明中的第四绝缘膜的一个例子。源极布线31为本发明中的导电构件的一个例子。多晶硅膜12为本发明中的栅极构件的一个例子。氮化膜13为本发明中的掩模构件的一个例子。
附图标记的说明
1、1A 半导体装置
10 半导体基板
11 栅极绝缘膜
12、18 多晶硅膜
13 氮化膜
14 保护氧化膜
15 隔离物
16 绝缘膜
17 通道绝缘膜
30 源极扩散层
31 源极布线
40 漏极扩散层
50 浮栅
51 尖锐部
60 控制栅。

Claims (12)

1.一种半导体装置，其中，具备存储器单元，所述存储器单元包含：
浮栅，经由第一绝缘膜设置在半导体基板上，在一端侧具有顶端尖的尖锐部；
隔离物，设置在所述浮栅上；
第二绝缘膜，设置在所述浮栅与所述隔离物之间，并且覆盖所述隔离物的所述一端侧的侧面；以及
控制栅，经由第三绝缘膜与所述浮栅的所述一端侧的侧面相接，并且经由所述第二绝缘膜和所述第三绝缘膜与所述隔离物的所述一端侧的侧面相接，
其中，所述隔离物的所述一端侧的侧面与所述半导体基板的主面垂直，
所述第二绝缘膜的、将所述隔离物的所述一端侧的侧面覆盖的部分的表面和所述浮栅的所述一端侧的侧面在同一平面内延伸。
2.根据权利要求1所述的半导体装置，其中，
所述尖锐部的顶端部分经由所述第二绝缘膜和所述第三绝缘膜与所述控制栅相接。
3.根据权利要求1或权利要求2所述的半导体装置，其中，
所述第二绝缘膜的膜质比所述隔离物致密。
4.根据权利要求1或权利要求2所述的半导体装置，其中，
所述尖锐部的顶端形成有不依赖于构成所述浮栅的材料的晶粒的边。
5.根据权利要求1或权利要求2所述的半导体装置，其中，还具备：
扩散层，设置在所述半导体基板的表层部；以及
导电构件，连接于所述扩散层，并且经由第四绝缘膜与所述浮栅和所述隔离物的另一端侧的侧面相接。
6.根据权利要求5所述的半导体装置，其中，
使所述存储器单元和具有与所述存储器单元相同的构造的其他的存储器单元以将所述扩散层和所述导电构件夹持在中间的方式对称配置。
7.一种半导体装置的制造方法，其中，包含：
在半导体基板的表面经由第一绝缘膜形成栅极构件的工序；
在所述栅极构件的表面形成具有使所述栅极构件部分露出的开口部的掩模构件的工序；
将第二绝缘膜形成于所述开口部的侧面和在所述开口部露出的所述栅极构件的表面的工序；在所述开口部的内侧形成分别经由所述第二绝缘膜与所述开口部的侧面和所述栅极构件的表面相接的隔离物的工序；
利用蚀刻除去所述掩模构件的工序；以及
将所述隔离物和所述第二绝缘膜作为掩模来对所述栅极构件进行蚀刻而形成浮栅的工序，
所述第二绝缘膜的、针对在所述掩模构件的蚀刻中使用的蚀刻剂的耐性比所述隔离物高，
其中，使所述隔离物的一端侧的侧面与所述半导体基板的主面垂直，
使所述第二绝缘膜的、将所述隔离物的所述一端侧的侧面覆盖的部分的表面和所述浮栅的所述一端侧的侧面在同一平面内延伸。
8.根据权利要求7所述的制造方法，其中，
还包含对所述第二绝缘膜实施热处理的工序。
9.根据权利要求7或权利要求8所述的制造方法，其中，
所述第二绝缘膜为由CVD法形成的氧化硅膜。
10.根据权利要求7或权利要求8所述的制造方法，其中，
还包含以下工序：在形成所述第二绝缘膜之前，将在端部具有倾斜面的凹部形成于在所述开口部露出的所述栅极构件的表面，
所述倾斜面被所述第二绝缘膜覆盖。
11.根据权利要求10所述的制造方法，其中，
利用所述栅极构件的蚀刻在所述浮栅的一端侧形成包含所述倾斜面的尖锐部。
12.根据权利要求11所述的制造方法，其中，还包含：
形成第三绝缘膜的工序，所述第三绝缘膜覆盖所述第二绝缘膜的、将所述隔离物的所述一端侧的侧面覆盖的部分和所述浮栅的所述一端侧的侧面；以及
形成控制栅的工序，所述控制栅经由第三绝缘膜与所述浮栅的所述一端侧的侧面相接并且经由所述第二绝缘膜和所述第三绝缘膜与所述隔离物的所述一端侧的侧面相接。
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